CY22393 ， CY22394 ， CY22395
时钟输出端都被设计来驱动的单点
加载带15 pF的总集总负载电容。而驾驶
多个负载可以用适当的终止它是
一般不建议使用。
结温限制
它可以编程这个家庭使得最大
结温额定值超出。包
θ
JA
is
115 ° C / W 。使用CyClocksRT功率估算功能
验证程序的配置满足结
温度及封装功耗最大额定值。
省电功能
当拉到SHUTDOWN / OE输入三态输出
低。如果系统关机启用的低电平该引脚还
切断的PLL ，计数器，基准振荡器，以及所有其他
活性成分。在V所产生的电流
DD
引脚少
超过5 mA（典型值） 。离开关机后重新锁定的锁相环
模式。
在S2 /暂停输入配置用来关闭
可定制的一套输出和/或锁相环，低的时候。所有的PLL
和任何输出都在几乎任何组合关闭。
唯一的限制是，如果PLL被关断时，来自所有输出
从它也必须被关闭。暂停锁相环（PLL）关闭所有
相关的逻辑，而悬挂的输出只是强迫一个
TRI- STATE状态。
带串行接口，每一个PLL和/或输出是单独
禁用。这提供了完全控制积蓄力量。
动态更新
输出分频寄存器不与输出同步
时钟。改变的有源输出的分频值是可能
造成该输出毛刺。
PLL的P和Q的数据的三个字节之间传播。每个字节
成为活跃在确认了该字节，因此更改
P和Q的数据的有源PLL时可能导致PLL试图
锁定了界外的情况。为此，关闭
PLL在更新过程中被编程。通过设置这样做
PLL * _en有点低。
PLL1 ， CLKA和CLKB各有多个寄存器提供
数据。要安全地编程这些资源，总是一个编程
未激活寄存器，然后再过渡到寄存器中。这使得
这些资源来保持活跃在编程过程中。
串行接口处于活动状态，即使在关断/ OE引脚
低作为串行接口逻辑使用静电元件和是
完全自定时。该部分不符合我
DDS
当前
限制与转换输入。
改善抖动
抖动优化控制是缓解问题的有益
相关的类似时钟在同一时刻切换，造成
多余的抖动。如果一个PLL被找到多于一个的输出端，所述
PLL的负相位可被选择用于输出之一
（ CLKA - CLKD ） 。这可以防止在输出边缘从对准，
让卓越的抖动性能。
内存位图的定义
CLK {A ， D} _Div [ 6 ： 0 ]
每四个主要输出时钟（ CLKA - CLKD ）有
7位线性输出分频器。 1和127之间的任意分频设置
也可以使用通过编程所需除法的值
该寄存器。奇怪的鸿沟值是自动工作循环
纠正。设置为零权力分频值下降分频器
并迫使输出到一个三态条件。
CLKA和CLKB具有2分频寄存器中，由所选择的
DIVSEL位（这又是选中的S2 ，S1和S0） 。这
允许输出分频值来动态地改变。对于
CY22394设备， ClkD_Div = 000001 。
电源排序
对于部分有多个V
DD
销，不存在电源
排序要求。该部分是没有完全运作之前，
所有V
DD
销已经长大到规定的电压
该
工作条件表
在第13页。
所有的理由都必须连接到同一地平面。
CyClocksRT软件
CyClocksRT是我们的第二代软件应用程序，
允许用户配置该系列器件。易于使用的
接口提供了这样的许多功能完全控制
家族包括但不限于输入频率， PLL和
输出频率，和不同的功能选项。它检查
数据表频率范围的限制，并自动应用
性能调优。 CyClocksRT还具有功耗估算
功能，该功能允许用户看到的功耗
特定配置。你可以下载一个免费副本
CyberClocks包括CyClocksRT免费在赛普拉斯
网站：
www.cypress.com 。
CyClocksRT用于生成P，Q，和用于分频值
在串行编程。有许多内部频率规则
未记录在此数据表，但需要
该设备的正确操作。通过检查这些规则
最新版本CyClocksRT的。
ClkE_Div [1 ：0]的
CLKE有一个简单的分压器（见
表1）。
对于CY22394 ，设置
ClkE_Div = 01 。
表1. CLKE分频器
ClkE_Div [1 ：0]的
00
01
10
11
CLKE输出
关闭
PLL1 0 °相位/ 4
PLL1 0 °相位/ 2
PLL1 0 °相位/ 3
文件编号： 38-07186牧师* D
第19 6
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