10Jul97 @ 15 ： 33H
结构概述/ C165 / C163
PLL操作（ C163只）
上电时的PLL提供内大约稳定的时钟信号1毫秒后V
CC
已达到5V ± 10％ ，
即使没有外部时钟信号（在此情况下，PLL将运行在其基本的频率
2 ... 5兆赫） 。该PLL开始与外部时钟信号，只要它是可用的同步。
在约外部时钟的规定的频率范围内稳定振荡后1毫秒
锁相环将同步于该时钟在频率
F
* f
OSC
，即。锁相环锁定到
外部时钟。
注意：
如果C163就是所需的CPU时钟运行所需后直接重置确认
RSTIN保持有效，直到PLL锁定（约1毫秒） 。
当选择PLL操作的CPU的时钟的频率是振荡频率的可选择多个
IE浏览器。输入频率。上面的表中列出了可能的选择。
锁相环不断同步至外部时钟信号。由于这样的事实，外部
频率是PLL输出频率的1 / F'th的输出频率可以稍高或稍低
比所希望的频率。这种抖动是不相关的较长的时间周期。对于短周期（ 1 ... 4
CPU时钟周期）仍低于4 ％ 。
当PLL检测到丢失的输入时钟信号就产生一个中断请求。此警告
中断指示PLL频率不再锁定，即。没有更稳定。发生这种情况时
输入时钟是不稳定的，尤其是当输入时钟完全失败，例如。由于断开的
水晶。在这种情况下，同步机制会降低PLL的输出频率下降到
PLL的基本频率（ 2 ... 5兆赫） 。基本频率仍生成并允许CPU
在壳体的外部时钟的丢失而执行紧急措施。
预分频操作
当引脚P0.15-13 （ P0H.7-5 ）等于'001' （ C163 ）复位（在C165 “ 1XX ” ） CPU时钟时
从内部振荡器（输入时钟信号），推导出一个2 ： 1的预分频器。
f的频率
中央处理器
为f频率的一半
XTAL
和f的高电平和低电平时间
中央处理器
（即在
个人TCL）的持续时间由输入时钟f的周期定义
XTAL
.
引用TCLs因此在数据表中的“ AC特性”中列出的时间表可以
使用f的周期计算
XTAL
对于任何TCL 。
直接驱动
当引脚P0.15-13 （ P0H.7-5 ）等于'011' （ C163 ）复位（在C165 “ 0XX ” ）的时钟时
系统被直接驱动的内部振荡器与输入时钟信号，即得。 F
OSC
= f
中央处理器
.
最大输入时钟频率取决于时钟信号的占空比，因为
对于时钟相位（ TCLs ）最小值必须得到尊重。
半导体集团
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