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IGLOO低功耗FPGA的闪光
所有六个CCC块是可用的;四个角幼儿中心和东CCC允许简单的时钟延迟
操作以及时钟脊柱访问。
六个CCC块的输入是从FPGA核心或从几个输入中的一个可访问
位于具有专用的连接到CCC块的CCC 。
CCC认证模块具有以下主要特点：
宽广的输入频率范围（F
IN_CCC
） = 1.5兆赫到250兆赫
输出频率范围（F
OUT_CCC
） = 0.75兆赫到250兆赫
时钟偏移最小化2个可编程延时类型
时钟频率合成（ PLL用于只）
内相移为0 °，90° ， 180°和270°。输出相移取决于输出
分频器配置（ PLL只） 。
输出占空比= 50％ ±1.5％或更好（对于PLL只）
低输出抖动：最坏的情况下< 2.5 ％ ×时钟周期的峰 - 峰值周期抖动时单
全球网络使用（仅适用于PLL ）
最大采集时间为300微秒（为PLL专用）
卓越的耐输入周期抖动容许输入抖动是高达1.5纳秒（锁相环
只）
四个阶段的精准; 40相邻阶段之间的最大偏差PS × 250兆赫/
f
OUT_CCC
（仅适用于PLL ）
其他CCC规格：
全局时钟
IGLOO器件有多个时钟域的广泛支持。除CCC和
PLL支持如上所述，有一个综合的全局时钟分配网络。
每一个通用的输入和输出端口可以访问九VersaNets ： 6片（主）和三个
象限全球网络。该VersaNets可由CCC或直接驱动从所选取的
通过多路复用器（多路复用器）的核心。该VersaNets可用于分发低偏移时钟信号或
高扇出网快速分发。
I / O的高级I / O标准
FPGA的IGLOO系列采用了灵活的I / O结构，支持的电压范围（ 1.2 V，
1.5 V， 1.8 V ， 2.5 V和3.3 V ） 。 IGLOO系列FPGA支持多种不同的I / O标准的单端
和差。
所述的I / O被组织到银行，每个设备的两个或四个存储体。这些配置
银行决定所支持的I / O标准。
每个I / O模块包含多个输入，输出和使能寄存器。这些寄存器允许
执行以下操作：
单数据速率应用
双数据速率应用， DDR LVDS ，B - LVDS ，以及M- LVDS I / O进行点至点
通讯
IGLOO银行为AGL250器件及以上版本支持LVPECL ， LVDS ，B - LVDS ，以及M- LVDS 。 B- LVDS
和M-LVDS可支持最多20个负载。
v1.3
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