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SBAS363 - 2009年12月
数字接口
串行接口的设计，以适应最新的高速处理器，成立一个SCLK频率
至40MHz （ VA = VBD = 5.0V） 。每个周期开始的FS / CS的下降沿。内部数据寄存器
内容，其提供给输出寄存器在转换结束时，呈现在SDO输出
引脚上的FS / CS下降沿。的第一个位是最显著位（MSB） 。输出的数据位是在有效
SCLK的用t下降沿
D2
延迟（见时序特性），使得主机处理器可以读
在下降沿的数据。串行数据输入也读在SCLK的下降沿。
对FS / CS下降沿后的完整的串行I / O周期开始和结束SCLK的16下降沿后（见
NOTE ） 。该串行接口可与CPOL = ' 1 ' ， CPHA =' 0 ' 。此设定装置的FS / CS的下降沿
可能会掉落在SCLK为高。相同的时序松弛适用于FS的上升沿/ CS ，其中SCLK可以是
的FS / CS的上升沿之前的高或低，只要最后一个SCLK的下降沿发生。
记
在某些情况下一个周期可以在任何地方从4个SCLK多达24个SCLK ，
根据所读取的模式组合。看
表4
了解详细信息。
内部寄存器
内部寄存器由两部分组成： 4个位用于命令寄存器（CMR）和12位的
配置寄存器（ CFR ） 。
表4.命令集由命令寄存器（ CMR ）定义
(1)
醒来
从
自动午睡
Y
Y
Y
Y
Y
Y
Y
Y
—
—
—
Y
—
—
—
Y
最低
个SCLK
需要
4
4
4
4
4
4
4
4
—
—
—
4
16
16
16
4
D[15:12]
0000b
0001b
0010b
0011b
0100b
0101b
0110b
0111b
1000b
1001b
1010b
1011b
1100b
1101b
1110b
1111b
(1)
(2)
（十六进制）
0h
1h
2h
3h
4h
5h
6h
7h
8h
9h
Ah
Bh
Ch
Dh
Eh
Fh
命令
选择模拟输入通道0
选择模拟输入通道1
选择模拟量输入通道2
选择模拟输入通道3
选择模拟输入通道4
(2)
D[11:0]
不关心
不关心
不关心
不关心
不关心
不关心
不关心
不关心
版权所有
版权所有
版权所有
不关心
不关心
不关心
CFR值
不关心
读/写
W
W
W
W
W
W
W
W
—
—
—
W
R
R
W
W
选择模拟输入通道5
(2)
选择模拟输入通道6
(2)
选择模拟输入通道7
版权所有
版权所有
版权所有
醒来
阅读CFR
读数据
写CFR
默认模式
（ CFR加载使用默认值）
(2)
前四位来自SDO的FS / CS下降沿后从之前的转换结果的4个MSB 。从下一个12位
SDO是CFR的内容。
这些命令只适用于ADS8332 ;他们正在为ADS8331保留（出售中没有） 。
版权所有 2009年，德州仪器
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