ADS8331
ADS8332
SBAS363 - 2009年12月
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参考
该ADS8331 / 32可与多种外部基准1.2V至4.2V工作。干净，低噪音
需要在该引脚参考电压，以保证良好的转换器的性能。低噪声的带隙基准
如
REF5025
or
REF5040
可被用来驱动该引脚。一个10μF的陶瓷旁路电容是必需的
间的转换器的REF +和REF-引脚。该电容应尽可能靠近的
该装置的引脚。注意， REF-引脚不能连接到该转换器的AGND引脚;相反，
该REF-引脚必须连接到模拟地平面与通过单独的。
转换器操作
该ADS8331 / 32有一个内部振荡器，可以用来作为转换时钟（CCLK ）源。该
该振荡器的最低频率为10.5MHz 。内部振荡器才有效转换期间
期间，除非转换器采用自动触发和/或自动打盹模式。最小采集/采样
时间为ADS8331 / 32是3个CCLK （ 250ns的同一个12MHz的转换时钟），而最小转换时间
18个CCLK （ 1500ns用12MHz的转换时钟） 。
如图
图37中，
该ADS8331 / 32也可以被编程以运行使用外部串行转换
时钟（SCLK） 。此功能允许系统设计人员能够实现系统同步。的每个上升沿
SCLK切换转换时钟（CCLK ），它由两个因素降低SCLK的频率的状态
之前它被用作CCLK 。例如， 21MHz的SCLK提供一个10.5MHz的CCLK 。如果转换的开始
当外部串行时钟用于转换时钟必须发生在SCLK的一个特定上升沿（和
手动触发模式被启用） ，为20ns和CONVST的下降沿之间的最小建立时间
SCLK的上升沿必须得到满足。这样的时间安排可以确保在转换在18个CCLK （ 36个SCLK ）完成。
SCLK的占空比不是关键，只要最小高电平和低电平时间（ 11ns的为VA = 5.0V ）的
满意。因为ADS8331 / 32被设计用于高速应用中，高频串行时钟必须
被提供给维持吞吐量的接口的高。这个要求，如果能在期限完成
SCLK的是至多为1μs时SCLK用于作为转换时钟（CCLK ） 。在1μs的最长期限为SCLK
还通过将电荷从所述电容器中的电容数字 - 模拟转换器的泄漏设置（ CDAC ）
挡在ADS8331 / 32 。如果SCLK用于作为转换时钟，则SCLK源必须具有最小的上升/下降
时间和低抖动，以提供最佳的转换器性能。
CFR_D10
转换时钟
（ CCLK ）
=1
振荡器
SPI串行
时钟（SCLK）
=0
除以2
图37.转换时钟源
手动频道选择模式
手动频道选择模式是通过配置寄存器（ CFR ），通过设置CFR_D11位启用
“0” （见
表5）。
此次收购过程开始选择输入通道。本次评选是由写作完成
期望的信道号到命令寄存器（ CMR） ;看
表4
对于进一步的细节。相关
时序图中示出
图38 。
CS
SCLK
<为30ns
多路开关
CH
老
CH
新
图38.手动通道选择时机
20
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