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SLAS610C - 2008年8月 - 修订2009年10月
SFDR
vs
时钟振幅
110
f
IN
= 100.33兆赫
f
IN
= 30.13 MHz的
f
IN
= 9.97 MHz的
SNR
vs
时钟振幅
81
79
77
SNR - dBFS的
f
IN
= 30.13 MHz的
f
IN
= 69.59 MHz的
f
IN
= 9.97 MHz的
100
SFDR - dBc的
90
80
70
60
50
0.0
f
IN
= 69.59 MHz的
f
IN
= 130.13兆赫
f
S
= 170 MSPS
f
IN
= 170.13兆赫
75
73
f
IN
= 130.13兆赫
71
69
67
f
IN
= 100.33兆赫
f
IN
= 170.13兆赫
f
S
= 170 MSPS
0.5
1.0
1.5
2.0
2.5
3.0
3.5
4.0
4.5
5.0
G035
65
0.0
0.5
1.0
1.5
2.0
2.5
3.0
3.5
4.0
4.5
5.0
G036
时钟振幅 - V
PP
时钟振幅 - V
PP
图39 。
图40 。
对抖动敏感的应用中，使用一个差分时钟有一定的优势，在所述系统的水平。该
差分时钟允许对共模噪声抑制能力，在所述印刷电路板（PCB）的电平。有
差分时钟， ADC的信号 - 噪声比为抖动敏感的，高频率的应用更好
由于板级时钟抖动优越。
使用较高的模拟输入频率或速度慢时钟频率的采样过程是抖动比较敏感。
大时钟振幅电平被推荐时能够降低ADC时钟的犹豫不决（抖动）
输入缓冲器。只要有可能，理想的组合是一个差分时钟大信号摆幅（约1 - 3 V
PP
).
图41
演示了一个推荐的方法，用于将单端时钟源转换为差分
时钟;它类似于评估板上发现的配置，并用于许多的
表征。另请参阅
时钟的高速数据转换器
（ SLYT075 ）了解更多详情。
0.1
m
F
时钟
来源
CLKP
ADS548x
CLKM
S0194-03
图41.差分时钟
时钟输入端的共模电压通过内部0.5 kΩ的电阻器内部设定为 2 V 。这是
建议使用交流耦合，但如果这个计划是不可能的， ADS548x具有良好的耐受性
时钟共模变化（如图
图42
和
图43）。
内部ADC内核采用的两边
时钟的转换过程。理想情况下， 50％的占空比时钟信号应该提供。性能
退化作为占空比的结果可以看出，在
图44 。
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