ADS4126 ， ADS4129
ADS4146 ， ADS4149
www.ti.com
SBAS483D - 2009年11月 - 修订2010年4月
LVDS输出数据和时钟缓冲器
每个LVDS输出缓冲器的等效电路示于
图127 。
复位后，缓冲器提出了一种
100Ω的输出阻抗相匹配的外部100Ω端接。
在V
差异
标称电压是350mV的，导致± 350mV的与外部100Ω终端的输出摆幅。
在V
差异
使用从± 125mV的LVDS SWING寄存器位为± 570mV的电压是可编程的。
此外，模式存在翻番的LVDS的强度缓冲支撑50Ω差分端接。这
当输出的LVDS信号发送到两个单独的接收器芯片模式都可以使用，每个都使用100Ω
终止。该模式可使用LVDS数据强度和LVDS CLKOUT强度启用
寄存器位数据和输出时钟缓冲器，分别。
缓冲器的输出阻抗的行为相同的方式作为源侧串联端接。通过吸收
从接收端的反射，它有助于提高信号的完整性。
V
差异
高
低
OUTP
外
100
W
负载
OutM中
1.1V
V
差异
低
高
R
OUT
注：使用默认的缓冲区实力相匹配100Ω外部终端（R
OUT
= 100Ω ） 。为了配合50Ω的外部终端，设置
LVDS位强度（R
OUT
= 50Ω).
图127 LVDS缓冲器等效电路
CMOS并行接口
在CMOS模式下，每个数据位是输出在一个单独的销作为CMOS电平，对于每一个时钟周期。该
的输出时钟CLKOUT的上升沿可以用来锁存数据的接收器。
图128
描绘了CMOS
输出接口。
开关噪声（由CMOS输出数据转换）可耦合到模拟输入和降低SNR 。
联轴器和SNR恶化随着输出缓冲器驱动增强。为了尽量减少这种
降解，该CMOS输出缓冲器的设计与控制，驱动强度。默认的驱动力
确保了较大的稳定的数据窗口（甚至在250MSPS ）提供这样的数据输出具有最小的负载
电容。它建议使用终止少短迹线（一到两英寸或2,54cm到5,08cm ）
比5pF的负载电容，如图
图129 。
对于采样频率大于200MSPS ，建议使用外部时钟来捕获数据。
从输入时钟到输出数据和数据有效时间的延迟被指定为较高的采样频率。
这些定时可用于适当地延迟所述输入时钟，并使用它来捕获数据。
版权所有2009-2010，德州仪器
提交文档反馈
65
产品文件夹链接（ S） ：
ADS4126 ADS4129 ADS4146 ADS4149
