AD9522-1
PIN号
15
16
17
18
19, 59
20
21
22
输入/
产量
I
I
I / O
O
I
I
I
I
针
TYPE
3.3 V CMOS
3.3 V CMOS
3.3 V CMOS
3.3 V CMOS
GND
三电平
逻辑
三电平
逻辑
3.3 V CMOS
助记符
CS
SCLK / SCL
SDIO / SDA
SDO
GND
SP1
SP0
EEPROM
描述
串行控制端口片选;低电平有效。该引脚具有内部30 kΩ的
上拉电阻。
串行控制端口的时钟信号。该引脚具有内部30 kΩ的上拉下拉电阻
在SPI模式，但在IC模式高阻抗。
串行控制端口双向串行数据输入/输出。
串行控制口单向串行数据输出。
接地引脚。
选择SPI或IC的串行接口端口，然后在IC的I2C从地址
模式。三电平的逻辑。该引脚内部偏置为开放式逻辑电平。
选择SPI或IC的串行接口端口，然后在IC的I2C从地址
模式。三电平的逻辑。该引脚内部偏置为开放式逻辑电平。
设置该引脚为高电平，可选择存储在内部EEPROM寄存器的值
在复位和/或上电时加载。设置该引脚为低电平，使AD9522来
装载在上电/复位的硬编码的默认寄存器值。该引脚具有
内部30 kΩ的上拉下拉电阻。
芯片复位，低电平有效。该引脚具有内部30 kΩ的上拉电阻。
芯片掉电，低电平有效。该引脚具有内部30 kΩ的上拉电阻。
时钟输出。该管脚可以配置为一个差分LVDS输出的一端
或为单端CMOS输出。
时钟输出。该管脚可以配置为一个差分LVDS输出的一端
或为单端CMOS输出。
时钟输出。该管脚可以配置为一个差分LVDS输出的一端
或为单端CMOS输出。
时钟输出。该管脚可以配置为一个差分LVDS输出的一端
或为单端CMOS输出。
时钟输出。该管脚可以配置为一个差分LVDS输出的一端
或为单端CMOS输出。
时钟输出。该管脚可以配置为一个差分LVDS输出的一端
或为单端CMOS输出。
时钟输出。该管脚可以配置为一个差分LVDS输出的一端
或为单端CMOS输出。
时钟输出。该管脚可以配置为一个差分LVDS输出的一端
或为单端CMOS输出。
时钟输出。该管脚可以配置为一个差分LVDS输出的一端
或为单端CMOS输出。
时钟输出。该管脚可以配置为一个差分LVDS输出的一端
或为单端CMOS输出。
时钟输出。该管脚可以配置为一个差分LVDS输出的一端
或为单端CMOS输出。
时钟输出。该管脚可以配置为一个差分LVDS输出的一端
或为单端CMOS输出。
时钟输出。该管脚可以配置为一个差分LVDS输出的一端
或为单端CMOS输出。
时钟输出。该管脚可以配置为一个差分LVDS输出的一端
或为单端CMOS输出。
时钟输出。该管脚可以配置为一个差分LVDS输出的一端
或为单端CMOS输出。
时钟输出。该管脚可以配置为一个差分LVDS输出的一端
或为单端CMOS输出。
23
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39
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43
44
45
I
I
O
O
O
O
O
O
O
O
O
O
O
O
O
O
O
O
3.3 V CMOS
3.3 V CMOS
LVDS或
CMOS
LVDS或
CMOS
LVDS或
CMOS
LVDS或
CMOS
LVDS或
CMOS
LVDS或
CMOS
LVDS或
CMOS
LVDS或
CMOS
LVDS或
CMOS
LVDS或
CMOS
LVDS或
CMOS
LVDS或
CMOS
LVDS或
CMOS
LVDS或
CMOS
LVDS或
CMOS
LVDS或
CMOS
RESET
PD
OUT9 （ OUT9A ）
OUT9 （ OUT9B ）
OUT10 （ OUT10A ）
OUT10 （ OUT10B ）
OUT11 （ OUT11A ）
OUT11 （ OUT11B ）
OUT6 （ OUT6A ）
OUT6 （ OUT6B ）
OUT7 （ OUT7A ）
OUT7 （ OUT7B ）
OUT8 （ OUT8A ）
OUT8 （ OUT8B ）
OUT5 （ OUT5B ）
OUT5 （ OUT5A ）
OUT4 （ OUT4B ）
OUT4 （ OUT4A ）
第0版|第18页84
