AD9522-0
注册。
ADDR
（十六进制）位（S ）名称
描述
水平或
动态
[2]信号
0
DYN
1
0
LVL
LVL
[7]
1
1
1
[6]
1
1
1
[5] [4]
0 1
0
0
1
1
[3]
0
0
1
017
[1:0]
反冲
脉冲宽度
018
[7]
使CMOS
参考输入
直流偏移
锁定检测
计数器
018
[6:5]
018
[4]
数码锁
检测窗口
018
[3]
禁用数字
锁定检测
VCO校准
分频器
018
[2:1]
1
1
0 1
1
1
LVL
1
1
1 0
0
0
LVL
1
1
1 0
0
1
LVL
1
1
1 0
1
0
LVL
1
1
1 0
1
1
LVL
1
1
1 1
0
0
LVL
1
1
1 1
0
1
LVL
1
1
1 1
1
0
LVL
1
1
1 1
1
1
LVL
[1]
[ 0 ]反冲脉冲宽度（ NS ）
0
0
2.9 （默认）
0
1
1.3
1
0
6.0
1
1
2.9
使直流单端CMOS输入偏置模式，以防止抖动时交流耦合输入丢失。
[7 ] = 0;禁用直流偏移（默认值） 。
[7 ] = 1;使直流偏移。
里面锁边需要连续数PFD周期检测窗口前的DLD指示
的锁定状态。
[6]
[5]的PFD周期确定锁
0
0
5 （默认）
0
1
16
1
0
64
1
1
255
如果在输入到PFD的上升沿的时间差小于所述锁定检测窗口时，
数字锁定检测标志置位。该标志会保持到时间差大于失锁
门槛。
[4 ] = 0;高量程（默认值） 。
[4 ] = 1;较低的范围内。
数字锁定检测操作。
[3 ] = 0;正常的锁定检测操作（默认） 。
[3 ] = 1;禁用锁定检测。
分频器用于产生从PLL参考时钟的VCO校准时钟（参见对VCO校准部
VCO校准分频器的基础上， PFD率）的推荐设置。
[2]
[1] VCO校准时钟分频器
0
0
2
0
1
4
1
0
8
1
1
16 （默认）
信号状态引脚
未选择的参照PLL （不可用时，
差动模式）。
选定参考（状态差分基准）状态;
低电平有效。
未选定参考的状态（差分不可用
模式） ;活性低。
REF1频率（低电平有效）的状态。
REF2频率（低电平有效）的状态。
（ REF1频率的状态） AND（ REF2频率的状态） 。
（ DLD ）AND （状态选择参考） AND（ VCO状态的） 。
VCO频率（低电平有效）的状态。
选择的参考（低=给定2 ，高= REF1 ） 。
DLD （低电平有效） 。
故障保持活性（低有效）。
LD引脚比较器输出（低电平有效） 。
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