SX系列FPGA
表1-20
A54SX32时序特性（续）
（最坏情况下的商业条件，V
CCR
= 4.75 V, V
CCA
,V
CCI
= 3.0 V，T
J
= 70°C)
' -3 '速度
参数
描述
分钟。
马克斯。
'-2 '速度
分钟。
马克斯。
“-1”速度
分钟。
马克斯。
“标准”速度
分钟。
马克斯。
单位
专用（硬线）阵列时钟网络
t
HCKH
t
HCKL
t
HPWH
t
HPWL
t
HCKSW
t
HP
f
HMAX
t
RCKH
t
RCKL
t
RCKH
t
RCKL
t
RCKH
t
RCKL
t
RPWH
t
RPWL
t
RCKSW
t
RCKSW
t
RCKSW
t
DLH
t
DHL
t
ENZL
t
ENZH
t
ENLZ
t
ENHZ
注意：
1.对于双宏模块，使用吨
PD
+ t
RD1
+ t
PDN
, t
RCO
+ t
RD1
+ t
PDN ，
或T
PD1
+ t
RD1
+ t
SUD
，适当的指令。
2.路由延迟对于典型设计跨最坏情况下的运行工况。这些参数应该被用于估计
器件的性能。布线后的时序分析或模拟需要确定实际的最坏情况下的性能。布线后
定时是根据在装运之前在设备上执行实际的路由延迟的测量。
基于35 pF的负载3.延迟，除非吨
ENZL
和T
ENZH
。对于T
ENZL
和T
ENZH
的负载量为5 pF的。
输入低电平到高电平（垫R-单元格中输入）
输入高电平变为低电平（垫R-单元格中输入）
最小脉冲宽度高
最小脉冲宽度低
最大倾斜
最小周期
最大频率
2.7
350
1.4
1.4
0.3
3.1
320
1.9
1.9
1.6
1.6
0.4
3.6
280
2.1
2.1
1.8
1.8
0.4
4.2
240
2.4
2.4
2.1
2.1
0.5
2.8
2.8
ns
ns
ns
ns
ns
ns
兆赫
路由阵列时钟网络
输入低电平到高电平（轻载）
（垫到R-单元格输入）
输入高电平变为低电平（轻载）
（垫到R-单元格输入）
投入低到高（ 50 ％负载）
（垫到R-单元格输入）
输入高电平变为低电平（ 50 ％负载）
（垫到R-单元格输入）
投入低到高（ 100 ％负载）
（垫到R-单元格输入）
输入高电平变为低电平（ 100 ％负载）
（垫到R-单元格输入）
分钟。脉冲宽度高
分钟。脉冲宽度低
最大偏移（轻载）
最大斜度（ 50 ％负载）
最大斜度（ 100 ％负载）
2.1
2.1
0.85
1.23
1.30
2.4
2.4
2.7
2.7
2.7
2.8
2.4
2.4
0.98
1.4
1.5
2.7
2.7
3.0
3.1
3.1
3.2
2.7
2.7
1.1
1.6
1.7
3.0
3.1
3.5
3.6
3.5
3.6
3.2
3.2
1.3
1.9
2.0
3.5
3.6
4.1
4.2
4.1
4.3
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
TTL输出模块时序
3
数据到垫低到高
数据到PAD高电平变为低电平
能到PAD ，Z为L
能到PAD ，Z与H
能到PAD ，L到Z
能到PAD ，H到Z
1.6
1.6
2.1
2.3
1.4
1.3
1.9
1.9
2.4
2.7
1.7
1.5
2.1
2.1
2.8
3.1
1.9
1.7
2.5
2.5
3.2
3.6
2.2
2.0
ns
ns
ns
ns
ns
ns
1 -3 2
v3.2
