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的ProASIC3 DC和开关特性
组合单元贡献-P
C-细胞
P
C-细胞
= N
C-细胞
*
α
1
/ 2
* P
AC7
* F
CLK
N
C-细胞
是用作设计组合模块VersaTiles的数量。
F
CLK
是全局时钟信号的频率。
α
1
是多功能的输出，指引切换速度提供
表2-16 2-14页。
路由净贡献-P
NET
P
NET
= (N
S- CELL
+ N
C-细胞
) *
α
1
/ 2
* P
AC8
* F
CLK
N
S- CELL
是用作设计序贯模块VersaTiles的数量。
N
C-细胞
是用作设计组合模块VersaTiles的数量。
α
1
是多功能的输出，指引切换速度提供
表2-16 2-14页。
F
CLK
是全局时钟信号的频率。
I / O输入缓冲器贡献-P
输入
P
输入
= N
输入
*
α
2
/ 2
* P
AC9
* F
CLK
N
输入
是的，在设计中使用的I / O输入缓冲区的数目。
F
CLK
是全局时钟信号的频率。
α
2
在I / O缓冲区的触发率，准则中提供
表2-16 2-14页。
I / O输出缓冲器贡献-P
输出
P
输出
= N
输出
*
α
2
/ 2
*
β
1
* P
AC10
* F
CLK
N
输出
是的，在设计中使用的I / O输出缓冲区的数目。
α
2
在I / O缓冲区的触发率，准则中提供
表2-16 2-14页。
β
1
在I / O缓冲器能率准则的规定
表2-17 2-14页。
F
CLK
是全局时钟信号的频率。
RAM贡献-P
内存
P
内存
= P
AC11
* N
块
* F
读时钟
*
β
2
+ P
AC12
* N
块
* F
写时钟
*
β
3
N
块
是在设计中使用的RAM块的数量。
F
读时钟
是存储器读出时钟频率。
β
2
是RAM启动率进行读操作。
β
3
F
写时钟
是存储器写时钟频率。
是在RAM启动速率为在提供写操作-准则
表2-17
第2-14页。
PLL贡献-P
PLL
P
PLL
= P
DC4
+ P
AC13
*F
CLKOUT
F
CLKOUT
是输出时钟频率。
1
1.
PLL的动态贡献取决于输入时钟频率，产生的输出时钟信号的数目
由PLL ，并且每个输出时钟的频率。如果PLL被用于产生多个输出时钟，包括
通过将其相应的贡献每个输出时钟在式（P
AC14
* F
CLKOUT
产物）的总锁相环
的贡献。
v1.3
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