HI5630
详细说明
工作原理
该HI5630是一个888位全差分采样管线
的A / D转换器与数字纠错逻辑。每个
三个通道都相同，故本次讨论将只覆盖
一个信道。图3示出了该电路的前端
差动式差分输出采样和保持（S / H）。该
开关由内部采样时钟控制哪个
是一个非重叠的两相的信号，
Φ
1
和
Φ
2
衍生
从主采样时钟。在采样阶段中，
Φ
1
中，输入信号被施加到采样电容器，
C
S
。同时在保持电容，C
H
，是
释放到模拟地。在下降沿
Φ
1
该
输入信号进行采样的采样的底板
电容器。在下一时钟相位，
Φ
2
中，两个底
的采样电容器板是连接在一起的
和保持电容器切换到运算放大器
输出节点。充电那么C之间重新分配
S
和C
H
在完成一个采样和保持周期。前面
端取样与保持输出是一个完全差分， sampled-
模拟量输入的数据表示。该电路不仅
执行采样和保持功能，而且也将转换
一个单端输入到一个全差分输出为
转换器的核心。在采样阶段中，V
IN
针见
一个开关和C的仅导通电阻
S
。比较
这些组件中的小值导致一个典型的全
250MHz的用于转换器的功率输入带宽。
这是由内部采样时钟进行控制。该
该数字延时线的功能是时间调准的数字
相同的2位subconverter级与输出
对应的最后阶段佛罗里达州灰烬转换器的输出之前
施加的结果，所述数字误差校正逻辑。该
数字误差校正逻辑使用的补充位
正确生成网络最终才可能存在的任何错误
该转换器的10位数字数据输出。
由于此转换器的管道的性质，数字
数据表示的模拟输入采样输出到
在时钟的模拟后的第5次循环的数字数据总线的
取样。这个延时特定网络连接编为数据
潜伏期。后的数据的延迟时间，该数字数据
代表每个成功的模拟样本输出
在随后的时钟周期。数字输出数据是
通过双同步到外部采样时钟
缓冲锁存技术。数字输出数据是
可用的二的补码或偏移二进制格式
根据不同的数据格式选择的状态（ DFS ）
控制输入（见表1 ， A / D转换代码表） 。
内部参考电压输出，V
大败
的HI5630配有一个内部基准电压
发生器，因此，无需外部参考电压是
所需。 V
大败
必须连接到V
凛
当使用
内部参考电压。一个内部带隙基准
电压跟随由放大器ER /缓冲器产生
所使用的转换器精度的+ 2.5V参考电压。一
8 ：1的阵列基板穿透概率的生成“ Δ- V
BE
“与一个
两级运算放大器的闭合环路，以创建一个内部
+ 1.25V带隙基准电压。这个电压是
放大器ED由宽带运营无偿
放大器连接器在增益为2的CON组fi guration 。一
外部用户提供的， 1μF电容的连接
V
大败
输出引脚，以模拟地用于设置在主导
极和维持在运算放大器的稳定性。
Φ
1
V
IN +
C
H
Φ
1
V
OUT +
V
OUT
-
Φ
1
Φ
2
C
S
-+
+-
V
IN
-
Φ
1
C
S
Φ
1
C
H
Φ
1
参考电压输入，V
凛
图3.模拟输入采样和保持
如附图中的功能框图和时序
图中，相同的管道subconverter阶段，每一
含有一个二位的佛罗里达州灰转换器和一个二位的乘法
数字 - 模拟转换器，按照与最后的S / H电路
阶段是一个2位的佛罗里达州灰变换器。每个转换阶段
在管道将在一个阶段和放大被抽检
在其它时钟阶段。每一个人subconverter时钟
信号是通过180度来自前级的时钟偏移
导致备用阶段的管道表演信号
相同的操作。
每个相同的2位subconverter的输出
阶段是含有补充一个2比特的数字字
要使用所述数字误差校正逻辑位。输出
每个subconverter阶段的输入到数字延迟线
该HI5630旨在接受+ 2.5V参考电压
源在V
REFIN
输入引脚。典型操作
转换器需要V
凛
被设置为+ 2.5V 。该HI5630是
测试了V
凛
连接到V
大败
产生一个完全
的差分模拟输入电压范围
±0.5V.
用户确实有供给外部的选择
+ 2.5V参考电压。作为高输入的结果
阻抗，在V
凛
输入引脚， 3.0kΩ通常
所使用的外部参考电压时，才需要向
参考输入电流源为1mA。在该情况下
外部参考电压将被用于外部1μF
电容必须从V被连接
大败
输出引脚
为了维持内部的稳定模拟地
运算放大器连接器。
为了最大限度地减少整个转换器的噪声是
建议适当的高频去耦是
在参考电压输入引脚，V提供
凛
.
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