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1Ultra37000
特点
家庭
Ultra37000 ： 1996年12月13日
修订： 2001年3月15日
Ultra37000 CPLD系列
5V ， 3.3V ， ISR 高性能的CPLD
特点
在系统内可编程 （ ISR ）的CMOS CPLD实现
- JTAG接口可重构
- 设计变更不会导致引脚排列变化
- 设计变更不会导致时序变化
高密度
- 32到512个宏单元
- 32 264 I / O引脚
- 5专用的输入，包括4个时钟引脚
简单的时序模型
- 无扇出延迟
- 无扩展延误
- 没有专门的与I / O引脚延迟
- 通过PIM无需额外延迟
- 日之前使用全16产品条款
- 无延迟转向或共享乘积项
3.3V和5V版本
PCI兼容
[1]
在所有的I / O可编程总线保持功能
智能化产品长期分配器提供：
- 0到16的产品条款，任何宏蜂窝
- 以个人为基础的产品转向长期
- 在当地的宏单元乘积项共享
灵活的时钟
- 4％的设备时钟同步
- 产品长期时钟
- 每个逻辑块的时钟极性控制
一致的封装/引脚排列，提供横跨所有密度
- 简化了设计移植
- 相同的引脚为3.3V和5.0V器件
包
- 44 400信息在PLCC ， CLCC ， PQFP ， TQFP ， CQFP ，
BGA和精细间距BGA封装
概述
该Ultra37000 系列CMOS CPLD产品提供了一系列的
高密度可编程逻辑解决方案具有无与伦比的
系统的性能。该Ultra37000系列的设计
带来的22V10的灵活性，易用性，并表现
高密度的CPLD。该体系结构基于一个数
是由一个可编程接口连接逻辑块的
连接矩阵（PIM） 。每个逻辑块拥有自己的精良
UCT项阵列，乘积项分配器和16个宏单元。该
PIM从逻辑块输出和所有IN-分配信号
把引脚的逻辑块输入。
所有Ultra37000装置是电可擦除和在 -
在线编程（ ISR ） ，从而简化了设计
制造流动，从而降低了成本。在ISR为特色的
TURE提供了重新配置设备而不必将能力
荷兰国际集团的设计变更导致引出线或时间的变化。该
赛普拉斯ISR功能是通过JTAG -并发症实现
蚂蚁的串行接口。数据移入和移出通过TDI
和TDO引脚。由于优越的可布线性
和Ultra37000设备的简单时序模式，使ISR
用户可以同时改变现有的逻辑设计
固定的引脚分配和维护系统perfor-
曼斯。
整个系列采用JTAG的ISR和边界扫描，
并与PCI本地总线规范， meet-兼容
荷兰国际集团的电气和时序要求。该Ultra37000
家庭功能对所有用户可编程总线保持功能
I / O操作。
Ultra37000 5.0V器件
该Ultra37000器件采用5V供电，不仅能够支持
端口5V或3.3V的I / O电平。 V
CCO
连接提供的钙
pability接口为5V或3.3V总线。通过连接
在V
CCO
销至5V的用户保证5V TTL电平的
输出。如果V
CCO
被连接到3.3V的输出电平满足
3.3V JEDEC标准的CMOS电平，并承受5V的电压。
这些设备需要的5V的ISR编程。
Ultra37000V 3.3V器件
采用3.3V电源供电设备需要3.3V的所有V
CCO
销，从而降低器件的功耗。这些设备
支持3.3V JEDEC标准CMOS输出电平，并
5V容限。这些器件允许3.3V ISR编程。
注意：
1.由于3.3V器件的5V容错性质的I / O时，I / O将不会夹到V
CC
， PCI V
IH
=2V.
赛普拉斯半导体公司
3901北一街
圣荷西
CA 95134
408-943-2600
2001年3月15日
