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DMA GRANT确认的该边
MCLKD2
DMAR
DMAG
DMACK
TSCTL
MEMCSO
t
PW2
t
SHL1
地址
数据
RWR / RRD
2
AEN
BURST
t
OOZL1
t
PHL4
符号
t
SHL16
t
PHL1
DMACK ↓键DMAR高阻抗RAD
非-Rad公司
3
t
PHL1
t
PHL2
参数
t
PZL1
t
PHL3
民
-5
10
t
HLH2
最大
+5
10
t
PHL2
t
PZL16
t
HLH2
t
PHL3
1
DMAG ↓键DMACK ↓
DMAG ↓键TSCTL ↓
TSCTL ↓到地址有效RAD
非-Rad公司
0
2x-2MCLK
-2
0
45
4xMCLK
40
40
单位
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
s
s
RWR / RRD ↑到DMACK ↑
TSCTL ↓以RWR / RRD ↓
DMAG ↓键DMAG ↑
DMAR ↓爆↑
DMAR ↓键DMAG ↓
5
DMAR ↓键DMAG ↓
4
t
PW21
t
OOZL1
t
PHL4
t
PHL4
注意事项：
THMC1-10
MCLK-20
MCLK
-10
0
0
THMC1+10
MCLK+20
6xMCLK
10
3.5 (1.9)
1.9 (0.8)
1.测试保证。
2.参见图27 & 28详细DMA读写时序。
3.
DMAG
必须以断言在之前MCLKD2的上升沿至少为45nS要被识别为下一MCLKD2周期。
If
DMAG
不是至少为45nS之前MCLKD2的上升沿置位，
DMAG
不被识别，直到以下的MCL
KD2周期。
4.提供MCLK = 12MHz的。括号中的数字表示最长
DMAR ↓
to
DMAG ↓
在最坏情况下的总线交换条件允许的
为了满足MIL- STD- 1553B RT响应时间。没有括号中的数字适用于所有其他情况。
5.提供MCLK = 6MHz的。括号中的数字表示最长
DMAR ↓ ↓ DMAG
在最坏情况下的总线交换条件允许的
为了满足MIL- STD- 1553B RT响应时间。没有括号中的数字适用于所有其他情况。
6.测试只在初级资格，并经过任何可能影响这个特点设计或工艺变更。
MCLK =内存时钟周期的时间。
BURST信号是用于多字DMA存取。
THMC1相当于MCLK的正相（见图27）。
图26.突发DMA时序
BCRTM-43
