DM74LS73A双负边沿触发主从JK触发器与Clear和互补输出
1986年8月
修订后的2000年3月
DM74LS73A
双负边沿触发主从
JK触发器具有清零和互补输出
概述
该装置包含两个独立的负边沿触发
复位此输出J- K双稳态多谐振荡器具有互补输出。 J和
K个数据由触发器上的下降沿处理
时钟脉冲。时钟触发发生在电压
电平，并且不直接相关的转移时间
在时钟脉冲的负向边沿。在J的数据
和K输入允许改变而时钟为高
或低而不影响输出，只要设置和
保持时间不受侵犯。在明确的低逻辑电平
输入将复位的电平的输出，而不管
其他投入。
订购代码：
订单号
DM74LS73AM
DM74LS73AN
包装数
M14A
N14A
包装说明
14引脚小外形集成电路（ SOIC ） ， JEDEC MS- 120 ， 0.150窄
14引脚塑料双列直插式封装（ PDIP ） ， JEDEC MS- 001 ，宽0.300
在磁带和卷轴可用的设备也。通过附加的后缀字母“X”的订货代码指定。
接线图
功能表
输入
CLR
L
H
H
H
H
H
CLK
X
↓
↓
↓
↓
H
J
X
L
H
L
H
X
K
X
L
L
H
H
X
Q
0
Q
L
Q
0
H
L
切换
Q
0
输出
Q
H
Q
0
L
H
H
=
高逻辑电平
L
=
低逻辑电平
X
=
高或低逻辑电平
↓ =
脉冲负边沿。
Q
0
=
指示输入条件之前的输出逻辑电平分别为
确立。
切换
=
每个输出变化到其先前电平上的补
在时钟脉冲的每个下降沿。
2000仙童半导体公司
DS006372
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