飞利浦半导体
SSTUH32865
1.8 V高输出驱动DDR注册缓冲带奇偶校验
[2]
这种情况下假设PTYERR是高在CK变为高电平和CK变低的交叉。如果PTYERR为低时，它保持锁定
低两个时钟周期或直到RESET被拉低。
CSGATEEN是“不关心”的PTYERR 。
PTYERR
0
是输出PTYERR的先前状态。
[3]
7.2功能信息
这28位1： 2的奇偶校验登记的缓冲设计为1.7 V至1.9 VV
DD
操作。
所有时钟和数据输入是与对SSTL_18 JEDEC标准兼容。该
控制输入LVCMOS 。所有输出都已经优化1.8 V CMOS驱动器
带动DDR2 DIMM负载。
该SSTUH32865工作在差分时钟（ CK和CK ） 。数据被登记在
CK的交叉变为高电平，和CK变低。
该设备支持低功耗待机操作。当复位输入端（RESET）为低时，
差分输入接收器被禁用，而无驱动（浮动）的数据，时钟和
参考电压（V
REF
）的输入是允许的。另外，当RESET是低的所有寄存器
被复位，除了PTYERR所有输出都被拉低。该LVCMOS RESET输入
必须始终在一个有效的逻辑高电平或低电平举行。
为了确保稳定的时钟已经提供前从注册日网络斯内德输出，
RESET必须在低状态在上电期间举行。
在DDR2 RDIMM应用， RESET为特定网络版是完全异步的
对于CK和CK 。因此，没有时序关系可以之间保证
2 。当进入复位，寄存器将被清除，数据输出将被驱动
低快，相对于时间来禁用差分输入接收器。然而，当
走出复位，寄存器将被激活快，相对于时间，让
差分输入接收器。只要数据输入是低电平，并且时钟稳定
在从复位低到高的跳变的时间，直到输入接收器
全面启用， SSTUH32865的设计保证了输出保持低电平，从而
确保在输出无毛刺。
该装置监测DCS0和DCS1投入和意志门的尺寸Qn输出
改变状态时，无论DCS0和DCS1是HIGH 。如果任DCS0或DCS1输入
低，中尺寸Qn输出将正常工作。 RESET输入的优先级高于DCS0
和DCS1控制，并迫使尺寸Qn输出低电平， PTYERR输出高电平。如果
DCSn控制功能是不希望的，那么CSGATEEN输入可被硬连线到
地，在这种情况下，用于DCSn的建立时间要求的将是相同的
其他DN的数据输入。
该SSTUH32865包括奇偶校验功能。该SSTUH32865接受奇偶校验
从在其输入针PARIN存储器控制器比特，将其与接收到的数据
在DN输入（与任一DCS0或DCS1活动） ，并指示是否有奇偶错误
已经发生的漏极开路PTYERR引脚（低电平有效）上。
9397 750 14136
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产品数据表
版本01 - 2005年3月11日
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