5.引脚说明
表5-1 。
引脚说明
AT17F16A
名字
数据
DCLK
PAGE_EN
PAGESEL0
PAGESEL1
复位/
OE
NCS
GND
nCASC
A2
准备
SER_EN
V
CC
I / O
I / O
I / O
I
I
I
I
I
–
O
8
LAP
1
2
–
–
–
3
4
5
6
20
PLCC
2
4
16
11
7
8
9
10
12
15
18
20
I
O
I
–
–
7
8
5.1
数据
(1)
三态数据输出，用于FPGA的配置。集电极开路双向引脚的配置
化编程。
5.2
DCLK
(1)
三态时钟。作为输入时的配置是在编程模式（即，
SER_EN为低），并为FPGA配置过程中的输出。
5.3
PAGE_EN
(2)
输入用来使网页下载模式。当PAGE_EN高的配置下载
地址空间被划分成4个相等的页面。这使用户可以轻松地存储能力，
检索单个配置设备的多个配置比特流。该输入工程
与PAGESEL输入相结合。 PAGE_EN必须保持为低电平，如果页面不希望。
当SER_EN为低（ ISP模式），该引脚没有影响。
注意事项：
1.该引脚具有内部20 kΩ上拉电阻。
2.该引脚具有内部30 kΩ上拉下拉电阻。
4
AT17F16A
3474E–CNFG–2/08
