LTC2295
应用S我FOR ATIO
差放大器产生高和低为参考
ENCE的ADC。高速开关电路
连接到这些输出端，它们必须从外部
绕过。每个输出有两个引脚。所述多个输出
需要销，以减少封装电感。绕行
电容器必须连接成如图6所示的每
ADC通道都有一个拥有自己独立的参考
旁路电容。这两个通道可以与用于
相同或不同的输入范围。
引脚可选范围之间的其他电压范围
可以用两个外部电阻进行编程，如图所示
在图7中，外部参考可以用于通过施加
直接地或通过一个电阻分压器其输出至SENSE 。
所以不推荐以驱动检测引脚与逻辑
装置。 SENSE引脚应连接到适当的
平尽可能靠近转换器成为可能。如果SENSE引脚
采用外部驱动，它应该被旁路到地作为
靠近器件尽可能用一个1μF的陶瓷电容。
为了获得最佳的信道匹配，连接外部参考
以SENSEA和SENSEB 。
1.5V
V
CM
2.2F
12k
0.75V
SENSE
LTC2295
12k
1F
2295 F7
图7. 1.5V范围的ADC
输入范围
输入范围可以根据应用来设置。该
2V输入范围将提供最佳信号与噪声perfor-
曼斯同时保持出色的SFDR 。在1V输入
范围内将有更好的SFDR性能，但信噪比会
通过5.8分贝降低。
U
驱动时钟输入
在CLK输入可直接驱动一个CMOS或TTL
电平信号。差分时钟也可以与用于沿
之前在CLK引脚上的低抖动的CMOS转换器（图8） 。
清洁
供应
铁素体
珠子
0.1F
4.7F
CLK
100
LTC2295
2295 F08
W
U U
如果LVDS使用FIN1002或FIN1018 。
FOR PECL ，使用AZ1000ELT21或类似
图8. CLK驱动器使用的LVDS或PECL至CMOS转换器
该LTC2295的噪声性能可以依靠
时钟信号的质量，也取决于模拟输入。任何
噪声存在于时钟信号将导致额外的
孔径抖动将RMS总结与内在
ADC的孔径抖动。
所以建议CLKA和CLKB被短路
在一起，并通过同一个时钟源来驱动。如果一个小
时间延迟是期望的时，在两个通道之间
采样模拟输入， CLKA和CLKB可以驱动
由两个不同的信号。如果延迟超过1ns的，在
的部分的性能可能会降低。 CLKA和CLKB
不应由异步信号来驱动。
2295fa
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