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Actel的Fusion混合信号FPGA
P
S- CELL
= 0 W
P
C-细胞
= 0 W
P
NET
= 0 W
P
逻辑
= 0 W
I / O输入输出缓冲贡献-P
I / O
本示例使用LVTTL 3.3 V的I / O单元。输出缓冲器12毫安能力，配置了
高输出转换和驱动35 pF的输出负载。
F
CLK
= 50 MHz的
使用的输入引脚数：不适用
输入
= 30
使用的输出引脚数量：不适用
输出
= 40
估计I / O缓冲的触发率：
α
2
= 0.1 (10%)
预计IO缓冲区允许速度：
β
1
= 1 (100%)
经营模式
P
输入
= N
输入
* (
α
2
/ 2) * P
AC9
* F
CLK
P
输入
= 30 * (0.1 / 2) * 0.01739 * 50
P
输入
= 1.30毫瓦
P
输出
= N
输出
* (
α
2
/ 2) *
β
1
* P
AC10
* F
CLK
P
输出
= 40 * (0.1 / 2) * 1 * 0.4747 * 50
P
输出
= 47.47毫瓦
P
I / O
= P
输入
+ P
输出
P
I / O
= 1.30毫瓦+ 47.47毫瓦
P
I / O
= 48.77毫瓦
待机模式和睡眠模式
P
输入
= 0 W
P
输出
= 0 W
P
I / O
= 0 W
RAM贡献-P
内存
读时钟频率：F
读时钟
= 10 MHz的
写时钟频率：F
写时钟
= 10 MHz的
估计RAM读使能率：
β
2
= 0.125 (12.5%)
经营模式
P
内存
= (N
块
* P
AC11
*
β
2
* F
读时钟
) + (N
块
* P
AC12
*
β
3
* F
写时钟
)
P
内存
= (20 * 0.025 * 0.125 * 10) + (20 * 0.030 * 0.125 * 10)
P
内存
= 1.38毫瓦
待机模式和睡眠模式
P
内存
= 0 W
RAM块数：不适用
块
= 20
估计RAM写使能率：
β
3
= 0.125 (12.5%)
PLL / CCC贡献-P
PLL
PLL没有在本申请中使用。
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