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设备架构
FLASH MEMORY框图
闪速存储器块的简化框图中示出
图2-32 。
RD [31 ：0]的
产量
MUX
ECC
逻辑
页面缓冲= 8块
加上AUX座
闪存阵列= 64部门
块缓冲区
（128位）
WD [31：0 ]
ADDDR [17 ：0]的
DATAWIDTH [1 ：0]的
任
READNEXT
PAGESTATUS
文
ERASEPAGE
节目
SPAREPAGE
AUXBLOCK
UNPROTECTPAGE
OVERWRITEPAGE
DISCARDPAGE
OVERWRITEPROTECT
PAGELOSSPROTECT
管
LOCKREQUEST
CLK
RESET
状态[ 1 ： 0 ]
忙
控制
逻辑
图2-32
FLASH MEMORY框图
该逻辑包括以下的子块的：
闪存阵列
包含所有存储的数据。闪存阵列包含64个扇区，每个扇区包含33
数据的页面。
页面缓存
页宽易失性寄存器。页面包含8块中的数据和AUX块。
块缓冲区
包含访问的最后一个块的内容。块包含128个数据位。
ECC逻辑
与每块FB的存储错误校正信息来执行单个位错误
校正和双比特差错检测上的所有数据块。
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