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R
的Spartan- II FPGA系列：功能描述。
如果其它时钟输出是必要的，该时钟可以访问一个
BUFG只有当DLL被限制到存在于相对
边（顶部或底部）的设备。
有用的应用实例
了Spartan- II FPGA DLL可以在各种使用
创造性和有用的应用程序。下面的实施例
显示了一些比较通用的应用程序。
标准用法
中示出的电路
图28
类似于BUFGDLL
宏实现来提供访问RST和
在CLKDLL的锁定销。
IBUFG
CLKDLL
CLKIN
CLKFB
CLK0
CLK90
CLK180
CLK270
CLK2X
IBUF
RST
CLKDV
锁定
OBUF
BUFG
IBUFG
CLKDLL
CLKIN
CLK0
CLK90
CLKFB CLK180
CLK270
BUFG
CLK2X
CLKDV
RST
锁定
SRL16
D
WCLK
Q
INV
CLKDLL
CLKIN
CLK0
CLK90
CLKFB CLK180
CLK270
BUFG
A3
A2
A1
A0
DS001_28_061200
图28：
标准的DLL实现
时钟歪斜校正及2倍多
中示出的电路
图29
实现了2倍的时钟
乘法器和也使用CLK0时钟输出与零纳秒
在同一芯片上的寄存器间偏差。时钟分频器
电路可替代地使用类似于实施
连接。
IBUFG
CLKDLL
CLKIN
CLKFB
CLK0
CLK90
CLK180
CLK270
BUFG
CLK2X
IBUF
RST
CLKDV
锁定
OBUF
BUFG
CLK2X
CLKDV
RST
锁定
OBUF
DS001_30_061200
图30 ：
DLL产生4倍的时钟
当使用此电路是至关重要的使用SRL16小区
重置初始芯片复位后的第二个DLL 。如果这不是
完成后，在第二DLL可能不能识别的变化
从输入从1个变频率（ 25/75 ）
波形为2×（ 50/50）的波形。所以不推荐
级联两个以上的DLL。
设计实例和使用的详细信息
DLL ，请参阅
XAPP174
,
中的Spartan- II采用延时锁定环
FPGA中。
DS001_29_061200
图29：
时钟和2倍多的DLL纠偏
因为任何一个DLL可以在最多两个只能访问
BUFGs ，任何额外的输出时钟信号必须被路由
从上所述高速骨干该DLL在本实施例
路由选择。
产生4倍时钟
通过连接两个DLL电路各执行2倍
如图串联时钟乘法器
图30中的
4倍时钟
乘法可以在零偏移来实现
登记在同一个设备。
DS001-2 （ V2.8 ） 2008年6月13日
产品speci fi cation
www.xilinx.com
4模块2
31
