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设备架构
PLL宏
时钟调节块的PLL的功能是由PLL宏支承。需要注意的是
PLL宏参考时钟使用CCC块的CLKA输入，这是唯一的访问
全球A [ 0 ： 2 ]封装引脚。请参阅
图2-22 2-28页
了解更多信息。
该PLL宏提供从单一的参考时钟5派生时钟（三个独立的） 。该
PLL反馈回路可以驱动内部或外部。该PLL宏还提供了加电
下输入和输出锁定信号。在上电期间， POWERDOWN应置为低电平，直到
V
CC
到了。看
图2-19 2-25页
了解更多信息。
输入：
CLKA ：选择时钟输入
POWERDOWN （低电平有效） ：禁用的PLL 。默认状态为ON（低电平有效）断电。
锁（高电平有效），表示PLL输出已锁定在输入的参考信号
GLA ， GLB ， GLC ：输出到各自的全球网络
YB ， YC ：允许从CCC输出被路由回FPGA内核
输出：
如先前所述，在PLL允许最多5灵活地和独立地配置的时钟
输出。
图2-23 2-29页
说明不同的时钟输出选项和延迟的元素。
如图所示， PLL支持从给定的输入时钟三个不同的输出频率。两
这些（ GLB和GLC）可以被路由到的B和C的全球网络，分别和/或路由到
设备核心（ YB和YC） 。
有5个延迟元件，以支持在所有五个输出（GLA ， GLB ， GLC ，YB相位控制，并
YC ） 。
还有，在反馈回路中的延迟元件，其可用于促进时钟相对向
参考时钟。
在PLL宏参考时钟可以由一个INBUF宏被驱动以创建复合宏
其中使用的硬连线的I / O宏驱动全局缓冲液（具有可编程延迟）
连接。在这种情况下， I / O必须被放置在专用的全局I / O单元中的一个。
该PLL宏参考时钟可以直接从驱动FPGA内核。
该PLL宏参考时钟，也可以从I驱动/ O路由通过FPGA定期
路由结构。在这种情况下，用户必须初始化一个特殊的宏， PLLINT ，从区分它
硬接线I / O连接如前所述。
可视PLL配置中的SmartGen ，可与自由人IDE和设计工具，将
推导基于输入的频率和期望的输出必要的内部分频比
频率由用户选择。的SmartGen允许用户选择不同的延迟和相位
移必须调整参考时钟（ CLKA ）之间的相位值，并导出
钟表（ GLA， GLB ， GLC ，YB和YC） 。的SmartGen还允许用户选择在输入时钟是
来自。的SmartGen自动实例化的特殊的宏， PLLINT ，在需要的时候。
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