TLV320ADC3101

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SLAS553 - 2008年11月

音频数据转换

该TLV320ADC3101支持以下标准的音频采样率： 8千赫， 11.025千赫， 12千赫， 16千赫，

22.05千赫， 24千赫， 32千赫， 44.1千赫， 48千赫， 88.2千赫，和96千赫。该转换器也可以在操作

不同的采样率的各种组合，这在下面进一步描述。

该TLV320ADC3101支持广泛的用于产生时钟的ADC部分的选项，以及在

如如图31所示的数字接口部分和其他控制模块的时钟的ADC需要

参考时钟源。可以设置在设备引脚MCLK和BCLK时钟。该参考时钟源

为ADC部分可以在页面-0来选择由编程ADC_CLKIN值，寄存器-4， D（1 ：0）。该

ADC_CLKIN然后，可以通过在图31中示出，以产生不同的高度灵活的时钟分频器路由

所需的ADC和可编程数字滤波器节时钟。在事件所期望的音频或

可编程数字滤波器的时钟不能从上MCLK和BCLK的外部基准时钟产生

在TLV320ADC3101还提供了使用片上PLL的支持范围广泛的分数选择

乘法值，以生成所需的系统时钟。从ADC_CLKIN的TLV320ADC3101开始

提供了用于具有多个可编程时钟分频器，以帮助实现各种采样率的ADC和

时钟的可编程数字滤波器部分。

音频时钟发生器

音频转换器完全可编程滤波器模式在TLV320ADC3101需要内部的音频主

在一个频率的时钟

≥

N× Fs的其中N = IADC （ 0页面，注册21 ），当过滤器模式（ 0页面，注册61 ）

等于零，否则N等于从指令计数

表5

ADC处理模块。主时钟

从施加到器件的外部时钟信号获得的。

该器件可以接受来自512千赫的MCLK输入到50MHz ，这可以通过再或者是传递

可编程分频器或锁相环（PLL） ，以获得所需要的部分，适当的内部音频主时钟。在BCLK

输入也可用于产生内部音频主时钟。

一个主要关注的是编解码器中的与有限的MCLK频率不同的采样率正确操作

可在系统中。这个装置包括一个可编程的PLL ，以适应这种情况。该

集成PLL可以从各种可能的MCLK输入，生成音频时钟，并尤其关注

到标准的MCLK速率已得到广泛应用。

当PLL使能，

飞秒= （ PLLCLK_IN ×K× R）/ （ NADC × MADC × AOSR ×P ），其中

P = 1, 2, 3,…, 8

R = 1, 2, …, 16

K = J.D

J = 1, 2, 3, …, 63

D = 0000, 0001, 0002, 0003, …, 9998, 9999

PLLCLK_IN可以MCLK或BCLK ，由第0页选择寄存器的第4位D3 -D2

P，R ，J和D是寄存器可编程的。 J是钾的数字，小数点左边的整数部分（

点），而D为的K的小数部分（数字在小数点的右边，假设4位数

精度）。

示例：

在K

在K

在K

在K

= 8.5 ，则J = 8 ，D = 5000

= 7.12 ，则J = 7 ，D = 1200

= 14.03 ，则J = 14 ， D = 0300

= 6.0004 ，则J = 6， D = 0004

当PLL使能且D = 0000 ，以下条件必须满足，以满足特定

性能：

512千赫

≤

（ PLLCLK_IN / P）

≤

20兆赫

80兆赫

≤

（ PLLCLK _IN ×K× R / P）

≤

110兆赫

4

≤

J

≤

55

当PLL使能和D ≠ 0000 ，以下条件必须满足，以满足特定的性能：

10兆赫

≤

PLLCLK _IN / P

≤

20兆赫

2008 ，德州仪器

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