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集成
电路
系统公司
ICS843003
F
EMTO
C
锁
C
RYSTAL
-
TO
-3.3V LVPECL
F
Characteristic低频
S
YNTHESIZER
TYPE
描述
司选择引脚为银行B.默认值=低。
下拉
LVCMOS / LVTTL接口电平。
VCO选择引脚。当低时，PLL被旁路， CR参考石英晶体
或TEST_CLK （取决于XTAL_SEL设定）被直接传递到
上拉
输出分频器。有一个内部上拉电阻使PLL没有绕过
在默认情况下。 LVCMOS / LVTTL接口电平。
高电平有效复位硕士。当逻辑高电平时，内部分隔为
复位造成真正的输出QX走低， INVER泰德输出nQx
下拉变高。当逻辑低电平时，内部分隔和输出是
启用。有一个内部下拉电阻使的开机默认状态
输出和分频器使能。 LVCMOS / LVTTL接口电平。
输出电源引脚银行A输出。
差分输出对。 LVPECL接口电平。
输出使银行B.高电平输出使能。当逻辑高电平时，该
输出对上B组启用。当逻辑低电平时，输出一对驱动器
低压差（ QB0 =低， nQB0 =高） 。有一个内部上拉电阻使
输出的默认电状态启用。
LVCMOS / LVTTL接口电平。
输出使银行A.高电平输出使能。当逻辑高电平时，该
对银行A 2输出对被启用。当逻辑低电平时，输出一对
驱动器差分低（ QA0 =低， nQA0 =高） 。具有内部上拉
电阻使输出的默认电状态启用。
LVCMOS / LVTTL接口电平。
反馈鸿沟选择。当低（默认值） ，反馈分压器设置
对于÷ 20 。当HIGH ，反馈分频器设置为÷ 24 。
LVCMOS / LVTTL接口电平。
模拟电源引脚。
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1
名字
DIV_SELB0
输入
2
VCO_SEL
输入
3
MR
输入
4
5, 6
V
CCO_A
QA0 ， nQA0
动力
OUPUT
7
OEB
输入
上拉
8
OEA
输入
上拉
9
10
11
12
13
14
15, 16
FB_DIV
V
CCA
V
CC
DIV_SELA0
DIV_SELA1
V
EE
XTAL_OUT ，
XTAL_IN
TEST_CLK
输入
动力
动力
输入
输入
动力
输入
下拉
17
输入
18
19, 20
21, 22
23
XTAL_SEL
nQB1 ， QB1
nQB0 ， QB0
V
CCO_B
输入
产量
产量
动力
核心供电引脚。
司选择引脚为银行A.默认值= HIGH 。
上拉
LVCMOS / LVTTL接口电平。
司选择引脚为银行A.默认=低。
下拉
LVCMOS / LVTTL接口电平。
负电源引脚。
并联谐振CR石英晶体界面。 XTAL_OUT是输出， XTAL_IN是
输入。 XTAL_IN也是超速脚，如果你想超速的CR石英晶体
电路与单端的参考时钟。
单端参考时钟输入。有一个内部下拉电阻来
下拉默认拉到低电平状态。可以离开，如果使用CR石英晶体界面的浮动。
LVCMOS / LVTTL接口电平。
铬石英晶体选择引脚。单端TEST_CLK或河石英晶体之间进行选择
上拉
界面。有一个内部上拉电阻使CR石英晶体界面选择
在默认情况下。 LVCMOS / LVTTL接口电平。
差分输出对。 LVPECL接口电平。
差分输出对。 LVPECL接口电平。
输出电源引脚银行B输出。
司选择引脚为银行B.默认=高。
24
DIV_SELB1
输入
上拉
LVCMOS / LVTTL接口电平。
注意：
上拉和下拉
是指内部输入电阻。见表2 ，引脚特性，为典型值。
843003AG
www.icst.com/products/hiperclocks.html
2
REV 。一2004年7月27日
