9.2
输出逻辑，注册
(1)
S1
0
1
1
S2 = 0
S0
0
0
1
在条款
D/T1
8
12
8
D/T2
4
4
(1)
4
输出CON组fi guration
注册（Q1） ; Q2 FB
注册（Q1） ; Q2 FB
注册（Q1） ; D / T2 FB
S3
0
1
产量
CON组fi guration
低电平有效
高电平有效
S6
0
1
Q1时钟
CK1
CK1 PIN1
S4
0
1
注册1型
D
T
S7
0
1
Q2时钟
CK2
CK2 PIN1
S5
0
1
注册2型
D
T
9.3
输出逻辑，组合
(1)
S5
X
X
X
1
0
S2 = 1
S1
0
0
1
1
1
S0
0
1
0
1
1
在条款
D/T1
4
(1)
4
4
(1)
4
(1)
4
D/T2
4
4
4
(1)
4
4
输出CON组fi guration
组合（ 8项） ;
Q2 FB
组合（ 4项） ;
Q2 FB
组合（ 12项） ;
Q2 FB
组合（ 8项） ;
D / T2 FB
组合（ 4项） ;
D / T2 FB
注意：
1.这四个方面都与D / T1共享。
图9-1 。
时钟选项
注意：
1.这些图显示等价逻辑功能，不
不一定是实际的电路实现。
10
ATF2500C
0777K–PLD–1/24/08
