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Spartan-3系列FPGA系列：功能描述
进位链，各种专用算术在一起
逻辑门，支持快速，高效的实现
数学运算。进位链进入片为CIN
并作为COUT 。五个多路控制链：
CYINIT ， CY0F和CYMUXF在下部以及
CY0G和CYMUXG在上部。专用
算术逻辑包括异或门XORG和
XORF （切片，分别上下部分）
以及与门GAND和FAND （上部和
下部分，分别地） 。有关携带更多细节
逻辑，请参考“使用
携带和算术逻辑“
章节
器在
UG331.
2.旁路的LUT ，然后通过一个存储元件
通过退出为XQ （或YQ ）前的D输入。
3.控制全功能复用器F5MUX （或
F6MUX).
4.通过多路，作为一个输入进位链。
5.驱动的LUT的DI输入。
R
6.可以同时控制FFY和FFX的REV输入
存储元件。
7.最后， DIG_MUX多路复用器可以切换到按
该DIG线，离开切片。
中其它片信号
图10 ，第23页
有显示
倔强在后面的章节中。
主要的逻辑路径
中央向各个切片的操作是两个几乎identi-
校准数据路径，使用术语区分
顶部
和
BOT-
TOM 。
下面的说明中使用的相关联的名称
与底部通路。 （顶路径名出现在括弧
论文）的基本路径起源于互连交换机
在CLB外基质。四行， F1到F4 （或者G1
通过G4上的路径上） ，进入片和连接
直接到LUT 。切片一旦进入，低4位
路径通过一个函数发生器“F” （或“G” ），该
执行逻辑运算。该函数发生器的数据
输出， 'D' ，提供了五种可能的路径：
1.出口通过管线“X” （或“Y” ）的切片，并返回到
互连。
2.切片， “X” （或“Y” ）的内部用作输入到
DXMUX （ DYMUX ），该馈送的数据输入端， “D” ，
FFX （ FFY ）存储元件。的的'Q'输出
存储元件驱动线XQ （或YQ ）的退出
切片。
3.控制CYMUXF （或CYMUXG ）多路复用器上
进位链。
4.进位链，作为一个输入到XORF （或
XORG ）异或门执行算术
操作，产生一个结果上的“X” （或“Y” ） 。
5.驱动多路复用器F5MUX来实现逻辑
功能比四位宽。两者的“D”输出
在F - LUT和G -LUT作为数据输入到该
多路复用器。
除了主要的逻辑路径如上所述，存在
是进入片为BX和两个旁路路径。
在FPGA一旦进入， BX在底部片的一半（或
按在上半部分）可以取任何几种可能的
分支：
1.旁路两个LUT和存储元件，则退出
片作为BXOUT （或BYOUT ） ，并返回到
互连。
函数信号发生器
每两个LUT （ F和G ）中的片的有四个逻辑
输入（ A1A4 ），和一个单一的输出（D）。这允许任何
4变量的布尔逻辑运算进行编程
放进去。此外，广多路复用器功能可
用来有效地在同一CLB中组合的LUT或
在不同的CLB ，使得逻辑功能与更
输入变量可能的。
同时在右手和左手片，对所述查找表
不仅支持上面描述的逻辑功能，但
也可作为只读存储器是与数据的初始化功能
配置时间。
在左侧切片线对所述的LUT （偶数协作
UMNS如在X0
图9）
每个CLB支持两个
附加功能右手片对（奇数号
巴列列如X1 ）没有。
首先，它是可以编程的“左侧的LUT ”作为显示
布式RAM 。这种类型的内存能提供适度
大量的数据缓冲沿着数据路径的任何地方。一
左手LUT，保存16位。多个左手的LUT可以是
以各种方式组合以存储更大量的数据。一
双端口选项结合了两个LUT ，使内存访问
可以从两个独立的数据线。分布式
ROM选项允许预先加载的数据能很好地协同记忆
ING FPGA配置。
第二，它可以编程的每个左侧的LUT作为
16位的移位寄存器。采用这种方式，每个LUT，可以延迟
串行数据从1到16个时钟周期的任何地方。四
单个CLB的左手LUT可以结合以产生
延迟达64个时钟周期。该SHIFTIN和SHIFTOUT
行级联的LUT ，以形成较大的移位寄存器。它也是
可以将移位寄存器组合在多台
CLB 。将所得的可编程延迟可以用来
平衡数据流水线的时序。
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DS099-2 （ V2.4 ） 2008年6月25日
产品speci fi cation
