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XC17V00系列配置PROM
PROM的控制
连接FPGA器件的PROM 。
PROM的（多个）的数据输出（多个）驱动
配置数据输入引线FPGA器件的（多个） 。
主FPGA CCLK输出驱动CLK输入（S ）
的PROM （多个） 。
一个PROM的CEO输出驱动器的输入端CE
在菊花链旁边的PROM （如果有的话） 。
在RESET /所有的PROM的OE输入由最好的驱动
领先的FPGA器件的INIT输出。这
连接确保了PROM的地址计数器是
任何复位（重）配置开始前，甚至
当用V发起一个重新配置
CC
毛刺。
PROM的CE输入端最好连接到FPGA
DONE引脚（ S）和一个上拉电阻。 CE的也可以是
永久绑低，但保持数据输出
活性，并导致了不必要的电源电流
最大15 mA 。
SelectMAP模式类似于从机串行模式。该
数据逐个从每CCLK PROM的一个字节
而不是每个CCLK周期一位。见FPGA数据
张特殊的配置要求。
级联配置PROM
对于配置为菊花链多个FPGA ，或为
未来的FPGA需要更大的内存配置，
级联的PROM提供了额外的内存。在最后
从第一PROM的位被读出时，下一个时钟信号输出到
PROM声称其CEO产量低，并禁止其数据
线。第二PROM认识到低级别上的CE
输入及启用其数据输出。看
网络连接gure 3 。
配置完成后，所有的地址计数器后
如果FPGA程序引脚串联的PROM被重置
变低，假设PROM复位极性选项
被反转。
待机模式
该PROM进入低功耗待机模式，只要CE
被置为高电平。输出保持在高阻抗
国家无论OE输入的状态。
程序设计
该设备可以在提供程序员进行编程
赛灵思公司或合格的第三方供应商。必须将用户
确保适当的编程算法和
编程器软件的最新版本中使用。该
错误的选择，可能会永久性损坏设备。
FPGA主串行模式总结
可配置逻辑块的I / O和逻辑功能
（ CLB）和其相关的互连建立
通过配置程序。该程序被加载或者
在上电时自动，或命令，视
在三个FPGA的模式引脚的状态。在主串
模式下，FPGA自动加载的配置
程序从外部存储器。赛灵思的PROM有
被设计为与主串兼容性
模式。
在上电时或重新配置，一个FPGA进入
掌握串行模式时所有三个FPGA的模式 -
选择引脚是低（ M 0 = 0 ，M 1 = 0 ， M 2 = 0）。数据从读
PROM的顺序对一个单一的数据线。
同步是通过的上升沿提供
临时信号CCLK ，该过程中产生的
配置。
主串行模式提供了一个简单的配置
界面。只有一个串行数据线，两条控制线，并
一个时钟线需要配置一个FPGA 。从数据
PROM中被顺序地读出，通过内部访问
这是每一个递增的地址和位计数器
CCLK的有效上升沿。
如果在用户可编程，双功能引脚DIN
FPGA中只用于配置，它仍必须在一保持
在正常操作期间定义的水平。赛灵思FPGA
家庭照顾这自动与片上
默认情况下上拉/下拉电阻或保持电路。
DS073 （ V1.12 ）二〇〇八年十一月十三日
产品speci fi cation
选择重置极性和
配置模式
在OE / RESET输入极性是可编程的，在所有
XC17V00 PROM中。此外， XC17V08和XC17V16
可容纳串行或并行配置
模式。复位极性和配置模式是
可选择通过编程软件。为
利用Xilinx FPGA时， OE / RESET极性的兼容性
必须复位低有效进行编程。
www.xilinx.com
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