R
Platform Flash在系统可编程配置PROM
X -参考目标 - 图5
PROM 0
REV 0
（ 8兆位）
PROM 0
REV 0
（ 8兆位）
PROM 0
PROM 0
REV 0
（ 8兆位）
PROM 0
REV 0
（ 16兆位）
REV 1
（ 8兆位）
REV 1
（ 8兆位）
REV 0
（ 32兆位）
REV 2
（ 8兆位）
REV 2
（ 16兆位）
REV 3
（ 8兆位）
REV 1
（ 16兆位）
REV 1
（ 24兆位）
4设计修订
3设计修订
2设计修订
1设计修订
（一）设计修订存储实例为单XCF32P PROM
PROM 0
REV 0
（ 16兆位）
PROM 0
REV 0
（ 16兆位）
REV 0
（ 32兆位）
REV 1
（ 16兆位）
REV 1
（ 16兆位）
REV 1
（ 16兆位）
PROM 0
PROM 0
REV 0
（ 16兆位）
REV 0
（ 32兆位）
PROM 0
PROM 1
REV 2
（ 16兆位）
PROM 1
PROM 1
PROM 1
PROM 1
REV 2
（ 32兆位）
REV 3
（ 16兆位）
REV 1
（ 32兆位）
REV 1
（ 32兆位）
REV 0
（ 32兆位）
4设计修订
3设计修订
2设计修订
1设计修订
ds123_20_102103
（二）设计版本存储实例跨越两个XCF32P PROM中
图5：
设计修改存储实例
发起FPGA配置
通过发起FPGA配置选项
平台上的Flash PROM包括：
上电时自动配置
施加外部脉冲到FPGA PROGRAM_B
针
施加在JTAG CONFIG指令到PROM中
当使用XCFxxP平台的Flash PROM与设计
revisioning启用， CF引脚应始终连接
到FPGA上的PROGRAM_B销，以确保
目前的设计改版的选择进行采样时，
FPGA复位。该XCFxxP PROM的电流采样。
从外部REV_SEL销的设计修改的选择
上或内部可编程的版本选择位
CF的上升沿当JTAG CONFIG命令
执行时，该XCFxxP样本的新的设计修改
启动FPGA配置之前选择
序列。当使用XCFxxP平台的Flash PROM
没有设计修订，如果CF销不连接到
在FPGA PROGRAM_B针，然后XCFxxP的CF引脚必须
绑高。
继FPGA的上电顺序或断言
在PROGRAM_B引脚， FPGA的配置存储器
被清除，配置模式被选择，并且所述
FPGA已准备好接受新的配置比特流。该
FPGA的PROGRAM_B引脚由外部控制
源，或可选地，所述平台的Flash PROM的
集成了CF引脚，可连接到FPGA的
PROGRAM_B引脚。执行CONFIG指令
通过JTAG脉冲的CF输出低一次
300-500纳秒，复位FPGA和启动配置。
iMPACT软件中可以发出JTAG CONFIG
命令通过设定来启动FPGA配置
“加载FPGA ”选项。
DS123 （ v2.18 ） 2010年5月19日
产品speci fi cation
www.xilinx.com
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