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R
斯巴达和Spartan- XL FPGA系列数据手册
倒相对于该触发器的时钟的感
输入。因此，相同的CLB中，数据处
RAM中的SPO线可以存储在触发器与任
相同或用于写入数据到逆时钟极性
内存。
在WE为高电平有效，不能在倒
在CLB 。
T
DSS
T
美国国土安全部
T
WPS
WCLK （ K）
T
WSS
WE
T
WHS
DATA IN
T
屁股
地址
T
国际劳工组织
T
WOS
老
新
DS060_13_080400
T
AHS
允许对SPO输出稳定时间，数据
反映的RAM单元的内容目前
解决。如果地址发生变化，继异步
异步的延时T
国际劳工组织
存储在新的地址中的数据
位置将出现在SPO 。如果在一个特定的RAM中的数据
地址被覆盖，则延时T后
WOS
时，新的数据
将出现在SPO 。
双端口模式
在双端口模式下，函数发生器（F - LUT和
G- LUT），用于创建一个16× 1的双端口存储器。的
可用两个数据端口，一个许可证读写
在由A所指定的地址的操作[3：0 ]，而仲
OND只提供的地址读操作试样
通过DPRA独立地田间[3：0 ] 。其结果，同时
读取在不同的地址/写操作（或甚至在
相同的地址）被支持。
16 ×1双口RAM的功能组织
所示
图14 。
在双端口RAM的信号和所述
T
国际劳工组织
数据输出
图13 ：
数据写入和访问时序RAM
WCLK可以被配置为活动的任一上升沿
（默认）或下降沿。当WCLK输入到
RAM的接受相同的信号作为时钟输入到阿索
ciated CLB的触发器，这种WCLK输入感可
4
写入行
SELECT
A[3:0]
4
输入寄存器
4
16 x 1
内存
WE
D
读取行
SELECT
写
控制
读
OUT
SPO
WCLK
写入行
SELECT
16 x 1
内存
读取行
SELECT
4
DPRA [3 ：0]的
写
控制
读
OUT
DPO
DS060_14_043001
图14：
逻辑图的双口RAM
DS060 （ V1.8 ） 2008年6月26日
产品speci fi cation
www.xilinx.com
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