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斯巴达和Spartan- XL FPGA系列数据手册
落下的CCLK边缘，和菊花链中的下一个FPGA
在接受随后的上升CCLK边缘数据。见
在时序图
图24 。
在比特流中产生的软件，用户可以指定
快速配置率，其中，从几位进入
第一帧，通过一个因子增加CCLK频率
8 。对于实际的时间值，请参阅规格
化部分。可以肯定的是，串行PROM和奴隶都
足够快，以支持该数据率。早些时候，这样的家庭
作为XC3000系列不支持快速配置
速度选项。
该SPROM CE输入可以从最不发达国家和驱动
DONE 。用最不发达国家避免了潜在的争用DIN
脚，如果这个引脚配置为用户I / O，但最不发达国家则是
限制为config-后永久高用户输出
uration 。使用DONE也可避免争用DIN ，亲
vided调用的早期完成选项。
图25
显示了一个完整的主/从系统。最左边的
器件处于主串行模式下，所有其他设备
链是从串行模式。
主串行模式
主串行模式下使用内部振荡器，用以生成
吃了配置时钟（ CCLK）驱动潜在的奴隶
设备和Xilinx串行配置PROM
（ SPROM ） 。该CCLK速度可选择为1兆赫
（默认）或8 MHz 。配置总是从默认
慢的频率，则可以切换到更高的频率很好地协同
荷兰国际集团的第一帧。频率容差为-50 ％至+ 25 ％ 。
在主串行模式下，设备驱动器的输出CCLK
赛灵思SPROM的饲料FPGA的DIN输入。每上升
在CCLK输出的边缘递增串行PROM间
最终地址计数器。下一个数据位被放在SPROM
数据输出，连接到FPGA的DIN管脚。该FPGA
在接受随后的上升CCLK沿此数据。
当在菊花链配置中的主串用
FPGA中被作为所述第一设备中的链并且是
称为引线的FPGA 。领先的FPGA呈现
前同步码数据，并且溢出的前导设备的所有数据，
其DOUT引脚。有1.5的内部流水线延迟
CCLK周期，这意味着DOUT上的变化
CCLK
（输出）
T
成套工具
T
DSCK
在串行数据
n
n+1
n+2
串行DOUT
（输出）
n–3
n–2
n–1
n
DS060_24_080400
符号
CCLK
T
DSCK
T
成套工具
DIN安装
DIN举行
描述
民
20
0
单位
ns
ns
注意事项：
1.在加电时，V
CC
必须上升，从2.0V到V
CC
分在小于25毫秒，否则
拉PROGRAM低，直到V延时配置
CC
是有效的。
2.主串行模式时序是基于在从模式下进行测试。
图24：
掌握串行模式编程开关特性
从串模式
在从串模式下，FPGA接收串行的配置
上的CCLK的上升沿和灰数据，加载后其
配置，传递更多的数据出来，再同步
在CCLK的下一个下降沿。
在此模式下，外部信号驱动的CCLK的输入
FPGA （通常从主串行设备） 。串行
配置比特流必须是可用的DIN输入
领先的FPGA每个CCLK上升之前很短的安装时间
边缘。
领先的FPGA则呈现前导数据和所有
数据溢出的含铅设备上的DOUT引脚。那里
是0.5 CCLK周期内延迟，这意味着
DOUT上的下降沿CCLK的边缘改变，并且下一个
FPGA的菊花链中接受对随后的数据
上升CCLK边缘。
图25
显示了一个完整的主/从系统。斯巴达/ XL
设备从串行模式应连接如图所示
在左起第三个设备。
DS060 （ V1.8 ） 2008年6月26日
产品speci fi cation
www.xilinx.com
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