R
XC17V00系列配置PROM
AC特性在工作条件XC17V04 ， XC17V02和
XC17V01
X -参考目标 - 图4
tCEH
CE
TSCE
TSCE
THCE
RESET / OE
TLC
THC
THOE
TCYC
CLK
TOE
TCE
大隘社
TOH
TDF
数据
TOH
注意事项：
1 XC17V00 RESET / OE输入极性是可编程的。在RESET / OE输入显示在时序图与高有效
RESET极性。时序规格相同的两个极性设置。
2该图显示的定时关系。该图不能反映实际的FPGA信号序列。请参阅相应的
FPGA的数据表或用户指南实际配置的信号序列。
DS073_04_14102005
符号
T
OE
T
CE
T
CAC
T
DF
T
OH
T
CYC
T
LC
T
HC
T
SCE
T
HCE
T
HOE
T
CEH
注意事项：
1.
2.
3.
4.
5.
6.
描述
OE数据延迟
CE数据延迟
CLK数据延迟
CE或OE到数据浮法延迟
(2,3)
从CE， OE ，或CLK数据保持
(3)
时钟周期
CLK低的时间
(3)
CLK高电平时间
(3)
CE设置时间CLK （以保证正确的计数）
CE保持时间CLK （以保证正确的计数）
OE保持时间（保证计数器复位）
CE高电平时间（保证计数器复位）
民
–
–
–
–
0
67
25
25
25
0
25
20
最大
30
45
45
50
–
–
–
–
–
–
–
–
单位
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
AC测试负载= 50 pF的。
浮延迟测量采用5 pF交流负载。转变是从稳态活性水平的测量± 200 mV的。
通过设计保证，未经测试。
所有AC参数测量V
IL
= 0.0V和V
IH
= 3.0V.
如果T
CEH
高， 2
μs,
T
CE
= 2
μs.
如果T
HOE
高， 2
μs,
T
OE
= 2
μs.
DS073 （ V1.12 ）二〇〇八年十一月十三日
产品speci fi cation
www.xilinx.com
11
