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斯巴达和Spartan- XL FPGA系列数据手册
完成配置内存清除后等待
操作。当INIT不再持有外，低
设备通过捕获决定了它的配置模式
的模式引脚的状态，并准备启动的配置
化的过程。主设备最多等待一个额外的
300
μs
以确保在选购菊花的任何奴隶
链已经看到， INIT为高。
有关配置的详细信息，请参见赛灵思应用程序
阳离子注"FPGA配置Guidelines" （ XAPP090 ） 。
R
图31
详细描述了启动定时。三
事件 - DONE变高，内部GSR幸福
去激活，用户I / O会主动 - 都可以发生
在任何任意序列。这种相对定时被选中
选项中的比特流生成软件。重行
图31
显示默认时序。细线表示所有
其他可能的时机选择。启动逻辑必须
主频直到"F" （已完成）状态为止。
默认选项，也是最实际的问题，就是完蛋
去高音响首先，断开CON组fi guration数据源
并避免任何争用时的I / O成为活性
一个时钟后。 GSR随后发布了另一个时钟周期
以后，以确保用户操作从稳定
内部条件。这是最常见的序列
用粗线所示
图31中
但设计人员可以
修改以满足特定的要求。
启动时钟
通常情况下，启动顺序是由内部控制
器件的振荡器（ CCLK ） ，这是异步的系
统时钟。作为配置选项，它们可以被触发
由一种称为UCLK片上用户网。此用户净即可
通过将启动库元件访问，并
启动模式被称为UCLK_NOSYNC或
UCLK_SYNC 。这使得设备在同步的唤醒
NISM与用户系统。
DONE引脚
需要注意的是DONE是一个漏极开路输出，不走
高，除非是内部上拉被激活或外部
拉连接。内部上拉被作为激活
默认的位流生成软件。
DONE引脚也可以是线相与的DONE引脚
其他的FPGA或其它外部信号，并且因此可以
用作输入到所述启动控制逻辑。这就是所谓的
“启动时序同步，以完成在”，并选择
无论是通过CCLK_SYNC或UCLK_SYNC 。完成后不
作为输入，该操作被称为“启动定时
不同步的做过“，并选择通过任
CCLK_NOSYNC或UCLK_NOSYNC 。快速模式CON-
成形始终使用或者CCLK_SYNC或UCLK_SYNC
定时，而其他配置模式可以使用任何
四个时间序列。
当启用UCLK_SYNC选项时，用户可以
外部保持漏极开路DONE输出低电平，从而
摊主在启动顺序全部取得进一步的进展，直到
DONE被释放，并且已经偏高。此选项可以
用于强制到一个COM的几个FPGA的同步
纹用户时钟，或以保证所有的设备都suc-
功地配置之前，任何I / O的去激活。
启动
启动是从配置过程中的过渡
预定用户操作。这种转变涉及
从一个时钟源到另一个，和一改变而改变
从接口并行或串行配置的数据，其中
大部分输出三态，正常操作与I / O引脚
活性在用户系统中。启动必须确保的
用户逻辑'唤醒'摆好，使输出变为
积极而不引起争用CON组fi guration显
的NAL ，并且内部佛罗里达州的ip-佛罗里达州欢声笑语从释放
环球置位/复位（ GSR）在正确的时间。
初创启动
两个条件都得到满足，以便启动
序列开始：
芯片内部的内存必须是完整的，并
配置长度计数必须满足的，没错。
除了快速模式下，所有的配置模式，请不要过多
棕褐色/ XL器件从比特读出预期长度计数
流，并将其存储在内部寄存器中。长度计数
根据设备的数量和画面构图变化
灰菊花链。每个设备还计算数
配置过程中个CCLK 。
在快速模式下，不存在长度计数。启动
序列的每个设备开始时，该设备具有
接收配置数据的配额。接线DONE
几个设备引脚连接在一起的延迟启动所有
设备，直到所有被完全配置。
启动活动
该装置可被编程，以控制三个启动
事件。
漏极开路输出DONE的释放
全球三态和终止
配置相关引脚用户改变
功能，激活所有的IOB 。
全球集的终止/复位初始化
所有的CLB和IOB存储元件。
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DS060 （ V1.8 ） 2008年6月26日
产品speci fi cation
