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R
斯巴达和Spartan- XL FPGA系列数据手册
DIN
T
DCC
CCLK
n位
T
CCD
位n + 1
T
CCL
T
CCH
DOUT
（输出）
位n - 1
T
CCO
n位
DS060_26_080400
符号
T
DCC
T
CCD
T
CCO
T
CCH
T
CCL
F
CC
CCLK
描述
DIN安装
DIN举行
DIN到DOUT
高时间
低电平时间
频率
民
20
0
-
40
40
-
最大
-
-
30
-
-
12.5
单位
ns
ns
ns
ns
ns
兆赫
注意事项：
1.配置必须延迟，直到所有的菊花链的FPGA的INIT引脚
高。
图26 ：
从串行编程模式开关特性
快速模式（的Spartan- XL系列专用）
快速模式类似于从机串行模式，不同之处在于
数据被处理每CCLK的周期的一个字节，而不是一
每个CCLK周期位。外部源来驱动
CCLK ，而字节宽的数据被直接加载到CON组
成形的数据移位寄存器（图
27).
一个CCLK频
1兆赫的昆西相当于一个8MHz的串行速率
因为8位的配置数据被加载的每
CCLK周期。快速模式下不支持CRC错误
检查，但支持恒定场的错误检查。一
长度计数未在快速模式下使用。
快速模式必须指定为一个选项人员开发
opment系统。在快速模式下的比特流是不是的COM
与其他配置模式兼容（见
表16
第32页）
快速模式通过一个<0X>的模式
销（ M1， M0） 。
的并行配置数据的第一个字节必须是可用的
在FPGA之前很短的建立时间的D输入
第二个上升CCLK边缘。随后的数据字节是
主频在每个连续的上升CCLK边缘
（图
28).
在快速模式。级联的比特流被用于
配置快速模式器件的链，使每个
设备接收到一个单独的头。 CCLK引脚连接
一起D0 - D7引脚被连接在一起的所有设备
沿着链。一个状态信号从DOUT传递到
CS1沿着链的连续设备。帧数据是
接受仅当CS1为高，并在设备的组态
记忆时是不是已经满了。链中的铅设备
有其CS1输入接高电平（或浮动，因为有一个
内部上拉） 。 STATUS引脚DOUT之后被拉至低电平
头部被接收，并保持低电平，直到设备的
配置内存已满。 DOUT随后拉高至
信号的下一个设备在链中以接受下一个报头
的D0-D7总线上的数据和配置数据。
链中的所有器件的DONE引脚应与
一起，用一种或多种活性的内部上拉。如果一个大的
设备的数目被包括在链中，停用
一些内部上拉的，因为低驱动DONE
在链中的最后一个设备的引脚必须沉入从当前
所有的上拉链条。 Done（完成）的上拉被激活
默认情况下。它可以使用一个开发系统被停用
选项。
在菊花链中的所有DONE引脚的规定
连接在一起仅适用于快速模式，并且仅当所有
链中的设备是同时变为有效。
在快速模式下所有Spartan - XL设备同步
29
假菊花链
不同配置的多个设备能配置
置的一个伪雏菊链提供了所有设备的
DS060 （ V1.8 ） 2008年6月26日
产品speci fi cation
www.xilinx.com
