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自动
不管端口0配置的输入数据时，三态。端口0
配置将决定空闲
状态
端口0时，不
访问
外部存储器。
图3-9
和
图3-10
节目
的外部数据存储器写的例子
和
读周期，
分别。该
地址
在P0
和
P2是
稳定在
ALE的下降沿。的空闲极性
ALE被控制
by
ALES （ AUXR.0 ） 。当ALE的ALES = 0空闲极性为高电平（有效） 。
当ALE的ALES = 1的空闲极性为低电平（无效）。在ALE
频闪
脉冲
始终活跃
高。与
标准的8051 ，
ALE不会继续在不切换
访问
外
内存。 ALES绝
be
以零
利用
P4.4
作为
通用I / O 。在WS
位
in
AUXR可扩展的RD
和
WR
通过选通
1 ， 2或3个周期
如图所示
图3-11 ， 3-12
和
3-13 。如果
a
长
频闪
是必需的，在
应用
可以
规模
该
系统
与时钟的时钟
分满足要求（见
部分
6.5第31页） 。
图3-9 。
外部数据存储器写周期（ WS = 00B ）
S1
S2
S3
S4
CLK
ALES = 1
ALE
ALES = 0
WR
P0
P0 SFR
DPL或出日
数据输出
P0 SFR
P2
P2 SFR
DPH或P2 OUT
P2 SFR
图3-10 。
外部数据存储器读周期（ WS = 00B ）
S1
S2
S3
CLK
S4
ALES = 1
ALE
ALES = 0
RD
数据采样
P0
P0 SFR
DPL或出日
FL燕麦
P0 SFR
P2
P2 SFR
DPH或P2 OUT
P2 SFR
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AT89LP6440 - 初步
3706A–MICRO–9/09
