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高速串行接口（ HSSI ）
正电源电压要求XCOREVDD在指定
表1
和
表2中。
串行解串器参考时钟接收器参考电压电路结构
- 如所示的SD_REF_CLK和SD_REF_CLK内部交流耦合差分输入
in
图16 。
每个差分时钟输入（ SD_REF_CLK或SD_REF_CLK ）有50
终止于XCOREVSS接着片上交流耦合。
- 外部参考时钟驱动器必须能够推动这一终止。
- 该串行解串器参考时钟输入可以是差分或单端。参阅
差模及以下单端方式的描述作进一步详细的要求。
的最大平均电流要求也决定了共模电压范围
- 当串行解串器参考时钟的差分输入是直流耦合的外部与时钟
驱动器芯片，允许为每个输入引脚的最大平均电流8毫安。在这种情况下，该
确切的共模输入电压是不很严格，因为它是由所允许的范围内
的8毫安（参照以下内容适用于更详细地）最大平均电流，由于
输入被AC耦合的片。
- 该电流限制设置最大共模输入电压小于0.4伏
（ 0.4 V / 50 = 8 mA）的同时，最小共模输入电平为0.1V以上XCOREVSS 。
例如，用一个50/50的占空比的时钟可以通过用输出的时钟驱动器产生
通过它的电流源驱动，从0mA至16毫安（ 0-0.8 V）中，使得所述各相
差分输入具有从0V到800毫伏的单端摆动的共模电压
在400mV的。
- 如果设备驱动SD_REF_CLK和SD_REF_CLK投入不能开车50
Ω
to
XCOREVSS直流，或超过最大输入电流的限制，那么它必须是
交流耦合的片外。
输入振幅要求
- 此要求，详细在下面的章节中描述。
50
Ω
SD_REF_CLK
输入
AMP
SD_REF_CLK
50
Ω
图16.接收串行解串器参考时钟的
MPC8308的PowerQUICC II Pro处理器硬件规格，第0版
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飞思卡尔半导体公司
