TXS0102

SCES640C - 2007年1月 - 修订2009年5月

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输入驱动器的要求

的连续的直流电流"sinking"能力是由外部系统级的漏极开路确定（或

推 - 拉）被接口到所述TXS0102 I / O管脚的驱动程序。由于这些双向I的高带宽/ O

电路用于促进此从输入快速变化到一个输出端和一个输出到一个输入端，它们具有

适度的直流电流"sourcing"能力数百微安的，如通过内部10kΩ的上拉电阻测定

电阻器。

下降时间（T

fA

, t

fB

）的信号的依赖于外部设备驱动的边沿速率和输出阻抗

TXS0102数据的I / O ，以及在数据线的电容性负载。

类似地，吨

PHL

和最大数据传输速率也依赖于外部驱动器的输出阻抗。为值

t

fA

, t

fB

, t

PHL

，并在数据表中的最大数据传输率假定在外部驱动器的输出阻抗为

小于50

.

输出负载的注意事项

TI建议短PCB走线长度仔细PCB布局的做法，以避免过大的容性负载

并确保适当的O.S.触发发生。 PCB信号走线的长度应尽量短足

使得任何反射的往返行程延迟小于单次持续时间。这提高了信号完整性

通过确保任何反射看到一个低阻抗的驱动程序。该O.S.电路已经被设计成保持

在大约30毫微秒。的等效负荷的可驱动的最大电容也取决于

直接在单次持续时间。用很重的容性负载，单次可超时信号之前，

全面推动以积极的轨道。该O.S.持续时间被设置为动态I之间最好优化权衡

CC

,

加载驱动能力，以及最大比特率的考虑。无论PCB走线长度和连接器添加到

电容的TXS0102输出看到，所以建议此集总负载电容是

考虑到避免O.S.重新触发，总线争用，输出信号的振荡，或其它不利的系统级

影响。

上电

在操作过程中，要确保V

CCA

≤

V

建行

在任何时候。每个电源的顺序不会损坏

上电操作过程中的设备，因此无论是电源可先加足马力。

启用和禁用

该TXS0102具有用于通过设置OE低，这使所有I / O中禁用该设备的输入OE

Hi-Z状态。禁用时间（t

DIS

）表示时间之间的延迟，当OE为低电平，输出时

被禁用（高阻） 。的使能时间（t

en

）表示的时间，用户必须允许单稳量

线路投入运行后， OE为高电平。

上拉或下拉电阻上的I / O线

每一个端口的I / O有一个内部10 kΩ的上拉电阻到V

CCA

，每个B- I / O端口有一个内部10 kΩ的上拉

电阻TO V

建行

。如果需要上拉电阻的较小的值，外部电阻器必须从I中添加/ O的

到V

CCA

或V

建行

（与内部10 kΩ的电阻并联） 。增加值较低的上拉电阻会影响V

OL

水平，但是。内部上拉的TXS0102被禁用时， OE引脚为低电平。

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