外部空间
存储器接口
所述外部存储器接口包括外部总线（端口0和端口2 ），以及
总线控制信号（ RD ＃ ， WR ＃和ALE ） 。
图10示出了外部地址总线的结构。 P0进行地址A7 ： 0
而P2进行地址A15 ： 8 。数据D7 ：在P0 0 ： 0复用A7 。表5
介绍外部存储器接口信号。
网络连接gure 10 。
外部数据存储器接口结构
AT89C51AC3
P2
ALE
P0
AD7 ： 0
LATCH
A7:0
A7:0
D7:0
RD ＃
WR ＃
OE
WR
A15:8
内存
外设
A15:8
表5 。
外部数据存储器接口信号
信号
名字
A15:8
TYPE
O
描述
地址线
高位地址线的外部总线。
地址/数据线
复低位地址线和数据的外部
内存。
地址锁存使能
ALE信号表明，有效的地址信息都可以
上线AD7 ： 0 。
读
阅读输出到外部数据存储器的信号。
写
将输出写入外部存储器信号。
另类
功能
P2.7:0
AD7 ： 0
I / O
P0.7:0
ALE
O
-
RD ＃
O
P3.7
WR ＃
O
P3.6
外部总线周期
本节介绍了总线周期的AT89C51AC3执行读取（见
图11） ，和写数据（参见图12）中的外部数据存储器。
外部存储器周期需要6个CPU时钟周期。这相当于12个振荡
时钟周期，在标准模式或X2方式6振荡器时钟周期。更进一步的信息，
息在X2模式。
慢速外设可以通过拉伸读写周期进行访问。这样做是
使用AUXR寄存器中的M0位。设置此位变化的RD ＃的宽度和
WR＃ 3至15个CPU时钟周期的信号。
为简单起见，附图中描绘了理想化的总线周期的波形
形式不提供精确的时间信息。对于总线周期的时序参数
参考AT89C51AC3数据表的第“AC特性” 。
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AT89C51AC3
4383D–8051–02/08
