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D
D
D
R
A
FT
恩智浦半导体
LPC11C12/C14
FT
FT
FT
D
D
D
R
R
R
A
A
FT
D
R
A
FT
A
FT
FT
D
D
R
R
A
FT
D
D
D
R
A
D
R
A
R
R
A
D
R
A
A
FT
A
FT
D
R
FT
[6]
最大吨
f
对于SDA和SCL总线线路被指定为300纳秒。最大下降时间为SDA
输出级吨
f
规定为250纳秒。这使得串联保护电阻被连接在间
SDA和SCL引脚和SDA / SCL公交线路不超过规定的最高吨
f
.
D
R
R
R
A
A
A
FT
D
R
FT
F
D
R
[7]
[8]
在快速模式Plus ，下降时间规定是相同的两个输出级和总线时序。如果串联电阻
使用时，考虑到总线时序设计时应该考虑到这一点。
最大吨
HD ; DAT
可能是3.45
μs
和0.9
μs
对于标准模式和快速模式，但必须小于
吨的最大
VD ; DAT
或T
VD ; ACK
通过过渡时间（见
UM10204).
这必须最大只有满足
该器件没有延长的低电平周期（T
低
）的SCL信号。如果时钟绵延在SCL的
数据必须是有效的建立时间之前，它会释放时钟。
t
SU ; DAT
]是测定相对于SCL的上升沿的数据建立时间;适用于在数据
传输和确认。
A
A
FT
D
A
FT
D
R
A
FT
D
R
[9]
[10]快速模式I
2
C总线器件也可在标准模式我使用
2
C总线系统，但要求吨
SU ; DAT
=
250 ns的必须被满足。这将是自动进行的，如果设备没有延长低电平时间
在SCL信号。如果该器件延长了SCL信号的低电平周期，它必须在下一个输出
数据位到SDA线T
的R（最大）
+ t
SU ; DAT
= 1000 + 250 = 1250纳秒（根据标准模式我
2
C总线
规范） SCL线前被释放。另外，确认时间必须满足这个设置时间。
t
f
SDA
70 %
30 %
t
f
70 %
30 %
70 %
30 %
t
HD ; DAT
t
SU ; DAT
t
VD ; DAT
t
高
SCL
70 %
30 %
70 %
30 %
t
低
70 %
30 %
S
1 / f
SCL
002aaf425
图19.我
2
C总线引脚的时钟定时
10.6 SPI接口
表14 。
符号
T
CY （ PCLK ）
T
CY （ CLK ）
t
DS
的SPI引脚在SPI模式下的动态特性
参数
PCLK周期时间
时钟周期时间
数据建立时间
在SPI模式
2.0 V
≤
V
DD
≤
3.6 V
1.8 V
≤
V
DD
＆ LT ;
2.0 V
t
DH
t
V（ Q）
t
H（ Q）
t
DS
数据保持时间
在SPI模式
[2]
[2]
[2]
[1]
条件
民
20
40
27
36
0
-
0
0
典型值
-
-
-
-
-
-
-
-
最大
-
-
-
-
-
10
-
-
单位
ns
ns
ns
ns
ns
ns
ns
ns
SPI主机（ SPI模式）
[2]
在SPI模式下的数据输出有效时间
在SPI模式下的数据输出保持时间
数据建立时间
在SPI模式
SPI从机（ SPI模式）
[3][4]
LPC11C12_C14_0
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初步数据表
启示录00.05 - 2010年5月6日
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