.Block图
LVDS输入
串行到并行
LVCMOS输出
RA1+/-
RB1+/-
+
-
+
-
+
-
+
-
+
-
8
8
28
8
RED1
GREEN1
BLUE1
第一个数据
第一个链接
RC1+/-
RD1+/-
RCLK1+/-
（20
to
112MHz)
HSYNC
VSYNC
PLL
MUX
DE
接收机时钟输出
（20
以90MHz的）D至D
（10
以56MHz ）S到D
8
8
RA2+/-
RB2+/-
串行到并行
+
-
+
-
+
-
+
-
+
-
RED2
GREEN2
BLUE2
第二个数据
28
8
第二个链接
RC2+/-
RD2+/-
RCLK2+/-
（20
以90MHz的）
R / F
DRVSEL
XRST
PLL
Figure-1
框图
2 / 20
