CY29976
引脚德网络nitions
[2]
PIN号
11
12
9
10
44, 46, 48, 50
32, 34, 36, 38
16, 18, 21, 23
29
引脚名称
PECL_CLK
PECL_CLK ＃
TCLK0
TCLK1
QA（ 3：0 ）
QB （3 ：0）
QC（ 3：0 ）
Fb_out分别
V
DDC
V
DDC
V
DDC
V
DDC
PWR
IO
I
I
I
I
O
O
O
O
TYPE
PU
PD
PU
PU
PECL时钟输入。
PECL时钟输入。
外部参考/测试时钟输入。
外部参考/测试时钟输入。
时钟输出。看
表2
第4页的频率选择。
时钟输出。看
表2
第4页的频率选择。
时钟输出。看
表2
第4页的频率选择。
反馈时钟输出。连接到FB_IN正常运行。该
分频比这个输出是由FB_SEL （ 2 0 ）设置。看
表1
在页
1.在此输出控制输入参考旁路电容延迟/
银行输出的相位关系。
同步脉冲输出。此输出用于系统synchroni-
矩阵特殊积。输出脉冲的上升边缘与同步都上升
无论分频器的输出时钟的QA的边缘（ 0： 3）和QC （3 0）
选择比率。
PU
PU
PU
PU
PU
PU
PU
PU
PU
频率选择输入。这些输入选择的分频比
QA （0： 3）的输出。看
表2
第4页。
频率选择输入。这些输入选择的分频比
QB （ 0 ： 3 ）输出。看
表2
第4页。
频率选择输入。这些输入选择的分频比
QC （ 0 ： 3 ）输出。看
表2
第4页。
反馈选择输入。这些输入选择在Fb_out分别分频比
输出。看
表1
在第1页。
VCO分频器选择输入。当设定为低时， VCO的输出被分割
2.通过设置为高电平时，分频器被旁路。看
表1
在第1页。
反馈时钟输入。连接到Fb_out分别用于访问的PLL 。
PLL使能输入。当置为高电平，使能PLL 。当低，
PLL被旁路。
参考选择输入。高电平时， PECL时钟选择。当
低电平时，TCLK （0,1）是参考时钟。
TCLK选择输入。当低， TCLK0被选择和高时
TCLK1选择。
主复位/输出使能输入。当置为低电平，复位所有的
内部触发器，并禁止所有的输出。当拉
高，释放内部触发器的复位，使所有的
输出。
反转时钟输入。当设置为高， QC （ 2,3 ）输出翻转。
当设定为低时，逆变器被旁路。
串行时钟输入。时钟数据在SDATA到内部寄存器中。
串行数据输入。输入数据被计时到内部寄存器，以
启用/禁用单个输出。这提供了电源的灵活性
管理。
3.3V电源的输出时钟缓冲器。
3.3V的电源电压PLL
共同点
描述
25
SYNC
V
DDC
O
42, 43
40, 41
19, 20
5, 26, 27
52
31
6
7
8
SELA(1,0)
SELB(1,0)
SELC(1,0)
FB_SEL （2 ：0）
VCO_SEL
FB_IN
PLL_EN
REF_SEL
TCLK_SEL
I
I
I
I
I
I
I
I
I
2
MR＃ / OE
I
PU
14
3
4
17, 22, 28,
33,37, 45, 49
13
1, 15, 24, 30,
35, 39, 47, 51
INV_CLK
SCLK
SDATA
VDDC
VDD
VSS
I
I
I
PU
PU
PU
记
2.旁路电容（ 0.1μF ），必须放置在尽可能靠近每个电源正极（ <0.2 “ ） 。如果这些旁路电容不能靠近引脚的高频
滤波特性是由迹线的引线电感取消。
文件编号： 38-07413牧师* B
第3 9
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