ATmega16U4/ATmega32U4
6.9
PLL
PLL被用于产生内部高频率（高达96MHz的）时钟为USB接口
和/或高速定时器模块，所述PLL输入从外部低频供给
时钟（晶体振荡器或外部时钟输入引脚从XTAL1 ） 。
6.9.1
内部PLL
在ATmega16U4 / ATmega32U4内部PLL产生的32MHz的时钟频率
从名义上为8MHz输入的96 MHz 。
在8MHz的PLL输入时钟源是内部的PLL时钟分频器的输出
产生从时钟源输出的多路转换器与8MHz的（见
第6.9.2
对于PLL间
面） 。该PLL分频器允许直接连接（ 8MHz的振荡器）或除以2阶段的
16MHz的时钟输入。
PLL的输出信号输入到PLL的Postcaler阶段被分配给USB之前和
高速定时器模块。每个模块都可以选择独立的分频比。
图6-4 。
PLL时钟系统
CKSEL3 ： 0
PINDIV
Pinmux
PLOCK
PLLE
PLLTM1 ： 0
/1.5
LOCK
探测器
10
01
11
CLK TMR
XTAL1
XTAL2
XTAL
振荡器
PLL时钟
预分频器
RC振荡器
8兆赫
0
1
CLK
8MHz
PLL
/2
系统
时钟预分频器
PDIV3..0
1
CLK USB
0
PLLUSB
6.9.2
PLL控制和状态寄存器 - PLLCSR
位
$29 ($29)
读/写
初始值
R
0
R
0
R
0
7
6
5
4
PINDIV
读/写
0
R
0
R
0
3
2
1
PLLE
读/写
0
0
PLOCK
R
0
PLLCSR
位7..5 - Res：保留位
这些位是保留位在ATmega16U4 / ATmega32U4和值为零。
位4 - PINDIV PLL输入分频器（ 1 ： 1,1 ： 2 ）
这些位用于配置PLL输入分频器以生成用于与8MHz的输入时钟
PLL ，无论是从8或16 MHz的输入。
当使用8 MHz的时钟源，该位就必须使锁相环（ 1:1）之前设置为0 。
当使用16 MHz的时钟源，该位必须使能PLL （ 2 1 ）前设置为1 。
位3..2 - Res：保留位
这些位是保留位在ATmega16U4 / ATmega32U4和值为零。
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7766D–AVR–01/09
