128MB ： X4，X8 ， X16
DDR SDRAM
注意，
持续
22. MIN （
t
RC或
t
RFC ），因为我
DD
测量是
的最小倍数
t
CK在满足最低
用于各参数的绝对值。
t
RAS
（ MAX） ，因为我
DD
三围是最大的
多了
t
CK的满足最大绝对
值
t
RAS 。
23.刷新周期64毫秒。这相当于
15.625μs的平均刷新率。然而，一个
自动刷新命令，必须在认定
至少每140.6μs ;一阵清凉或
帖子由DRAM控制器大于
8更新周期是不允许的。
每个DQS和DQ字节/组24. I / O容量
不会超过这个马克西还是妈妈的不同
构成对任何给定的设备。
25.有效数据窗口由取得来自
其他规格 -
t
惠普（
t
CK/2),
t
DQSQ和
t
QH （
t
QH =
t
惠普 -
t
QHS ） 。数据有效窗口
额定值下降成正比，与时钟占空比
周期和实际数据有效窗口即可
衍生。时钟允许的最大责任
45/55周期变化。功能性是不确定的
当操作超过45/55的比例。数据
下面提供了有效的窗口降额曲线
对于占空比50/50和45/55之间不等。
26.参考，以各组输出： X4 = DQS与
DQ0 - DQ3 ; X8 = DQS与DQ0 - DQ7 ; X16 =
LDQS与DQ0 - DQ7和UDQS与DQ8-
DQ15.
27.这一限制实际上是一个标称值，并且不
导致失败的价值。 CKE是在高
刷新命令时期（
t
RFC [ MIN ] ）其他
CKE为低（即，在待机期间） 。
28.为了保持一个有效的水平，在过渡边缘
输入必须：
a)
维持在当前的恒定压摆率
通过对目标的AC电平的AC电平，
V
IL
（AC ）V
IH
交流（AC） 。
b)
至少达到目标的交流水平。
c)
交流目标电平达到后，继续
至少保持在目标DC电平
V
IL
（直流）或V
IH
（直流） 。
29.每针组的输入电容不会相差
通过以上对于任何给定的这个最大数量
装置。
30. CK和CK＃输入转换率必须>1V /纳秒。
31. DQ和DM输入转换率不得偏离
DQS的超过10 ％。如果DQ / DM / DQS压摆率
小于0.5V / ns的时间必须降低： 50ps的
必须被添加到
t
DS和
t
卫生署为每个100mV的/ NS
降低的压摆率。如果转换率超过4V / ns的，
功能性是不确定的。
32. V
DD
必须不发生变化超过4％ ，如果CKE处于非活动状态
而任何一家银行被激活。
33.时钟允许高达±抖动150ps的。每个计时
参数允许以相同的量来改变。
t
34.惠普min是较轻
t
CL和最低
t
CH
最小实际施加到器件CK和CK /
投入，集中在银行主动。
35.读取和写入，支持自动预充电的
不允许被发出之前
t
RAS （ MIN ）即可
先于内部预充电来满足
发出命令。
36.仅适用于X16 。首先DQS （ LDQS或UDQS ）到
过渡到最后的DQ （ DQ0 - DQ15 ）过渡有效。
最初的JEDEC规格建议这是相同的
as
t
DQSQ 。
37.注37不被使用。
38.注38不被使用。
39.注39不被使用。
40. V
IH
过冲： V
IH
（MAX） = V
DD
Q + 1.5V的脉冲
宽度< 3纳秒，脉冲宽度不能大于
比的循环速率的1/3 。 V
IL
冲： V
IL
（分钟） =
-1.5V的脉冲宽度<为3ns的脉冲宽度可以
不大于1/3的周期率。
41. V
DD
和V
DD
Q必须相互跟踪。
42.注42不被使用。
43.注43不被使用。
44.在初始化过程中， VDDQ，VTT和Vref
必须等于或小于VDD + 0.3V 。
另外， VTT可能是1.35V最大
在上电期间，即使VDD / VDDQ 0
伏，提供最少42欧姆的
串联电阻使用的VTT之间
电源和输入引脚。
PDF ： 09005aef80505d1b /来源： 09005aef80469e44
128MB ： X4，X8 ， X16 DDR SDRAM
冯： 2004年11月23日
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