AD9228
通过触发PDWN引脚为高电平时， AD9228放入
掉电模式。在这种状态下， ADC的典型功耗
3毫瓦。在掉电期间， LVDS输出驱动器被放置
成为高阻抗状态。如果有任何的SPI功能改变
掉电功能启用之前，该芯片将继续
PDWN后功能被拉低，而无需重新设置。该
AD9228返回正常工作模式时， PDWN引脚
被拉低。该引脚为1.8 V和3.3 V电压。
在掉电模式下，低功耗是实现
关闭基准电压，基准缓冲器，PLL和偏置
网络。 REFT和REFB上的去耦电容
当进入掉电模式，必须出院
当返回到正常操作状态充电。其结果是，在
唤醒时间与处于掉电所花费的时间
模式：更短的周期导致按比例缩短唤醒
次。用推荐0.1 μF和2.2 μF去耦
对REFT和REFB电容，大约1秒，需要
完全放电的基准电压缓冲器去耦电容和
大约375微秒需要恢复全面运作。
有可用时，其他几个省电选项
使用SPI 。用户可以分别关断各
通道或把整个装置进入待机模式。后者
选项允许用户保持内部PLL供电时
快速唤醒时间（ 600毫微秒）是必需的。看到内存
地图部分，在使用这些功能的更多细节。
CH1为200mV / DIV = DCO
CH2为200mV / DIV =数据
CH3为500mV / DIV = FCO
2.5ns/DIV
放在尽可能靠近接收器成为可能。如果不存在远端
接收器终止或有较差差分走线布线，
可能会导致计时错误。为了避免这样的定时误差，它是
建议走线长度少于24英寸，并且
该差分输出走线尽量靠近，并在平等的
长度。联邦卡特尔局和数据流通过适当的例子
走线长度及位置示于图60 。
图60. AD9228-65 ，在ANSI -644模式（默认） LVDS输出时序示例
数字输出和时序
在AD9228差分输出符合ANSI -644 LVDS
标准的默认开机。这可以改变为低功率，
减少信号选项经由（类似于在IEEE 1596.3标准）
SDIO / ODM引脚或SPI 。 LVDS标准可以进一步降低
该装置由大约15mW的整体功耗。
看到内存映射的SDIO / ODM引脚部分或表16
部分获取更多信息。 LVDS驱动器电流来自
片上，并设置输出电流在每个输出等于一个
标称值3.5 mA的电流。一个100 Ω差分端接电阻放置在
LVDS接收器输入端产生一个标称值为350 mV摆幅
接收机。
在AD9228 LVDS输出便于使用的接口LVDS
在定制ASIC接收器和FPGA实现卓越的开关
性能在噪声环境中。单点至点的净
拓扑建议用100 Ω的终端电阻
使用ANSI -644标准的LVDS输出的例子
（默认值）的数据眼和一个时间间隔误差（TIE ）抖动直方图
与走线长度小于24英寸，标准的FR -4的材料是
如图61图62所示的走线长度的示例
超过24英寸，标准的FR -4材料。注意，该
TIE抖动直方图反映了数据眼图开度的降低
作为边缘的理想位置的偏离。它是用户的受访
sibility ，以确定是否满足波形的时序预算
在设计时走线长度超过24英寸。额外的SPI
选项允许用户进一步增加内部端接
（增加电流）的所有四个输出以驱动更长
走线长度（见图63 ） 。尽管这将产生更清晰
上升和下降时间上的数据的边缘，并且更不容易出现位错误，
DRVDD电源的功耗增大时，这
选项被使用。此外，通知在图63的直方图
与图62所示的改进比较见
存储器映射部分更多的细节。
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