HD151011
功能表
控制输入
CLR
H
X
—
—
L
H
注意：
H
X
—
—
H
L
1.
2.
3.
4.
PR
H
L
—
—
—
—
SPE
X
X
H
L
—
—
C / T
T
模式
一般算
同步预设
—
—
初始化Q输出端的
初始化Q输出端的
操作说明
倒在时钟的上升沿计数（ CLK ）
倒在时钟的下降沿计数（ CLK ）
JN数据时预设时钟（ CLK ）的兴起，时钟的下降沿
（CLK）
时钟输入（ CLK ，
CLK ）
是CMOS电平
时钟输入（ CLK ，
CLK ）
为TTL电平
以Q = “L”的初始化
初始化的Q = “H”的
H
L
X
—
:
:
:
:
同步预设（ SPE）输入可以设置最多99下计数。
当计数值为0时，在下一个时钟脉冲的预置的数据以反转的输出。
CLR和PR输入初始化输出状态。
时钟输入（ CLK ，
CLK ）
可选择CMOS电平（V
CC
= 2.0 6.0 V）和TTL电平（V
CC
= 4.5 5.5V ） （约翰福音，
C / T ， PR， CLR和SPE输入是CMOS电平）
不要设置数据超过99约翰福音。 （ J0 ： LSB ， J7 ： MSB）
高层
低层
非物质
条件无关
管脚配置
CO 1
J0 2
J1 3
J2 4
J3 5
J4 6
J5 7
J6 8
J7 9
GND 10
20 V
CC
19 （试验1）
*
18 （试验2）
*
17 C / T
16 CLK
15 CLK
14 Q
13 PR
12 SPE
11 CLR
（ TOP VIEW ）
Rev.2.00 ， Jul.16.2004 ， 13个2页
