80C86
引脚说明
（续）
下面的引脚功能描述是80C86系统无论是最低或最高模式。 “本地总线”这些描述是直接
复用总线接口连接到80C86 （不考虑附加的总线缓冲器） 。
符号
TEST
针
数
23
TYPE
I
描述
测试：输入由“等待”指令检查。如果测试输入为低电平继续执行，
否则，处理器在等待一个“空闲”状态。该输入每个时钟在内部同步
周期在CLK的上升沿。
非屏蔽中断：边缘触发输入，这会导致2型中断。子程序
通过中断向量的查找表位于系统内存是矢量。 NMI不可屏蔽
内部由软件。从低到高的跳变启动中断在当前的端
指令。此输入在内部同步。
RESET ：使处理器立即终止其目前的活动。信号必须转换
低到高，并保持高电平至少4个时钟周期。重新启动执行，如描述
在第31页上的“指令集汇总”当RESET返回低电平。 RESET是内部
同步。
时钟：提供用于在处理器和总线控制器的基本时序。它是不对称的33％的
占空比以提供优化的内部时序。
VCC ： + 5V电源引脚。推荐引脚20和40之间的0.1μF电容
脱钩。
GND ：接地。注：这两个必须连接。引脚1和20之间的0.1μF电容
建议去耦。
I
最小/最大：表示是什么模式的处理器在运行这两种模式。
在以下章节中进行讨论。
NMI
17
I
RESET
21
I
CLK
VCC
GND
MN / MX
19
40
1, 20
33
I
最小模系统
下面的引脚功能描述是在最小模式下的80C86 （即MN / MX = V
CC
） 。只有引脚功能都有它独特的最低
模式描述;所有其他引脚功能将在下文描述。
符号
M / IO
针
数
28
TYPE
O
描述
状态行：逻辑上等同于S2的最高模式。它被用来区分一个存储器
访问从I / O访问。 M / LO成为一个总线周期之前的T4有效，有效期至
该循环的最后t4的（M = HIGH时， I / O =低） 。 M /罗是在当地举行的一个高阻抗的逻辑一
公交车“持有确认” 。
write：表明该处理器执行一个写入存储器或写I / O周期，这取决于
对M / IO信号的状态。 WR为有源任何写周期T2，T3和TW 。它是低电平有效，并且是
在局部总线举行高阻抗逻辑一“持有确认” 。
中断响应：用作读选通中断响应周期。它是活跃的
在每个T2，T3和TW低的中断应答周期。需要注意的是INTA从来都不是佛罗里达oated 。
地址锁存使能：由处理器提供锁存地址输入到82C82 / 82C83
地址锁存。这是一个高脉冲期间的任何总线周期的T1时钟低电平有效。需要注意的是ALE是从来没有
FL oated 。
数据发送/接收：在所需的意欲使用的数据总线收发器的最小系统。
它是用来控制方向的数据通过收发器流动。从逻辑上讲，
DT / R是等效到S1中最大模式，并且它的定时是一样的对M / IO （T =高，
R = LOW ） 。 DT / R保持高阻逻辑1时的局部总线“持有确认” 。
数据ENABLE ：具备作为输出使能在其中使用了一个最小的系统总线收发器
该收发器。 DEN是低电平有效时每个内存和I / O访问和INTA周期。对于
读或INTA周期是从t2的中间直到t4的中间的活性，而对于一个写周期是
活性从t2的开始到t4的中间。 DEN是在举行一个高阻抗逻辑一
局部总线“持有确认” 。
WR
29
O
INTA
ALE
24
25
O
O
DT / R
27
O
DEN
26
O
5
FN2957.3
2009年1月9日
