3D7408
应用注释（续）
灵活3D7408架构可
利用来符合这些要求更高
用户口述的精度的限制。然而，为了
促进生产和设备标识，
该
部件编号将包括一个自定义的参考
代号
识别要求用户
准确度规格和工作条件。
我们强烈建议
工程人员在数据延迟器件
进行咨询。
为了确保杂散输出不
发生时，至关重要的是，该输入信号是空闲
前（保持高或低），很短的时间
更新程序的延迟。这个持续时间是
由最大可编程延迟给出。
满足这一要求使得延迟线
以“清”本身的虚假边缘。当新的
装入地址时，输入信号就可以开始
后一开关（和新的延迟将是有效的）
时间由下式给出
t
PDV
or
t
EDV
（见下文） 。
电源和
考虑温度因素
CMOS集成电路中的延迟是强烈
依赖于电源和温度。
单片3D7408可编程延迟线
利用新的和创新的赔偿
电路，以减少引起的延迟变化
在电源波动和/或
温度。
该
导热系数
被减小到
600
PPM / C ，
这相当于一个变型中，多
在0℃ 70℃工作范围内，
±
3%
从
室温延迟设置。该
动力
供应系数
减小，在4.75V-
5.25V的工作范围，以
±
1%
延迟的
设置在标称5.0VDC电源
和/或
±
2ns,
以较高者为准。
至关重要的是，电源引脚是
适当地绕过，并且过滤。在
另外，电源总线应尽可能低的
阻抗建设成为可能。
电源层是首选。
编程的延迟（地址）
接口
图1
示的主要功能模块
该3D7408延时程序界面。自从
3D7408是一款CMOS的设计中，所有未使用的输入引脚
必须返回到明确定义的逻辑电平，
VCC或地。
透明并行模式
（ MD = 1 ， AE = 1 ）
这八个项目引脚P0 - P7直接控制
输出延迟。上的一个或多个的变化
该计划
引脚将反映在之后的输出延迟
时间
t
PDV
，如图
图2中。
寄存器是
如果编程数据汇流排需要。
锁存并行模式
（ MD = 1 ， AE脉冲）
这八个项目引脚P0 - P7被加载
该使能脉冲的下降沿，如图
网络连接gure 3 。
在延迟值每次改变后，
建立时间
t
EDV
需要之前的输入是
准确的延迟。
编程的延迟（地址）
更新
延迟线是一个存储装置。据卖场
一时间等于存在于所述输入信息
至延迟设置在呈现之前
输出以最小的失真。该3D7408 8位
可编程延迟线可表示为
256串行连接的延迟元件
（单独
讨论
由编程
数据），每个能够存储数据的时间的
等于设备递增（步骤时间）。该
延迟行存储器属性，与结合
的业务需求“瞬间”
连接的处理的延迟元件
数据编程到输出端，可注入
伪信息到输出数据流中。
串行模式（ MD = 0 ）
同时观察数据设置（T
DSC
）和数据保持
(t
DHC
）的要求，定时数据是在加载
MSB到LSB的顺序由时钟的上升沿
（SC ），而所述使能（ AE）是高，如图
图4中。
使能（AE）的下降沿
激活，这反映了新的延迟值
在经过时间沉淀的输出
t
EDV
。因为数据是
移入串行数据输入（SI）中，以前的
8位的输入寄存器的内容被移出
串行输出端口引脚（ SO ）的MSB到LSB的
秩序，从而使多个级联
通过连接串行输出引脚器件（ SO ）
前述设备的串行数据输入的
文档＃ 96003
12/2/96
数据延迟设备， INC 。
3山。展望大道。克利夫顿，新泽西州07013
3
