DAC8728
SBAS466A - 2009年6月 - 修订2009年11月
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通用输入/输出引脚（ GPIO ）
在GPIO引脚为通用型，双向，数字输入/输出，如图
图97 。
当GPIO引脚
作为一个输出引脚的状态是由GPIO寄存器中相应的GPIO位决定。引脚
输出为高阻抗时，在GPIO位被设置为'1'，并且是逻辑低时，在GPIO位被清除为“0”。
注意，一个上拉电阻，以IOV
DD
使用GPIO引脚作为输出时是必需的。当GPIO引脚的作用
作为输入管脚上的数字值是通过读取GPIO的位获得的。上电复位，或之后的任何强制
硬件或软件复位时，GPIO位被设置为'1'，并处于高阻抗状态。如果不使用时， GPIO引脚
必须连接到任何DGND或IOV
DD
通过一个上拉电阻。离开GPIO引脚悬空可引起高
IOV
DD
电源电流。
+ IOV
DD
GPIO
启用
位GPIO （写入时）
位GPIO （读取时）
图97. GPIO引脚
BUSY引脚
在BUSY引脚为开漏输出。当修正引擎运行，在配置的GBF位
寄存器设置和BUSY引脚为低电平。当多个DAC8728设备可以在一个系统中使用，在BUSY
引脚可以连在一起。当每个设备完成更新DAC数据寄存器，各自忙
销被释放。如果另一台设备尚未完成更新DAC数据寄存器，将举办BUSY低。这
当需要在任何设备上没有DAC更新，直到所有其它DAC已经准备好它的配置是非常有用的。
模拟输出引脚（ CLR ）
CLR引脚为低电平有效的输入应该是高的正常操作。当该引脚为逻辑“0” ，所有的V
OUT
输出连接到AGND -X通过内部15kΩ的电阻和被清0 V ，输出缓冲器的
Hi-Z状态。当CLR为低电平时，所有LDAC脉冲都被忽略。当CLR被拉高再而LDAC是
高， DAC输出保持清零状态，直到LDAC被拉低。但是，如果LDAC接低电平，同时CLR回
高集DAC输出到由DAC的值锁存器所限定的水平。零寄存器的内容，
增益寄存器，输入数据寄存器， DAC数据寄存器和DAC锁存并没有受到影响，采取CLR低。
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