CY25701JXC/FJXC
应用电路
动力
4
VDD
0.1
F
3
SSCLK
CY25701
OE
1
VSS
2
VDD
图1.应用电路图
开关波形
占空比时序（ DC = T
1A
/t
1B
)
t
1A
t
1B
SSCLK
图2.占空比波形
输出上升/下降时间
V
DD
SSCLK
0V
Tr
Tf
输出上升时间（tr ） = （ 0.6× V
DD
） / SR1 （或SR3 ）
输出下降时间（ TF） = （ 0.6× V
DD
） / SR2 （或SR4 ）
请参考交流电气特性表SR （压摆率）值。
图3.输出上升/下降时间波形
输出使能/禁用时间
产量
启用
V
DD
0V
V
IL
V
IH
T
OE2
SSCLK
（异步
高阻抗
)
T
OE1
图4.输出使能/禁用时序波形
文件编号： 38-07684牧师* E
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