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R
的Spartan- II FPGA系列：功能描述。
复位， RST [A | B]
B口宽度
不适用
4
8
16
不适用
8
16
不适用
16
复位引脚强制输出数据总线锁存到零
同步。这并不影响的存储单元
RAM和不干扰对其它的写操作
端口。
表11：
可用基元库
原始
RAMB4_S4
RAMB4_S4_S4
RAMB4_S4_S8
RAMB4_S4_S16
RAMB4_S8
RAMB4_S8_S8
RAMB4_S8_S16
RAMB4_S16
RAMB4_S16_S16
A口宽度
4
地址总线ADDR [A | B] < ＃ ： 0>
地址总线选择的存储单元进行读或写操作。
端口的宽度决定了这个所要求的宽度
总线中所示
表12 。
8
16
数据在总线- DI [A | B] < ＃ ： 0>
在总线上的数据提供给被写入的新数据值
入RAM 。该总线与端口具有相同的宽度，
如图
表12 。
端口信号
每个Block RAM端口独立于他人的工作
同时访问同一组4096的存储单元的。
表12
描述的深度和宽度的纵横比为
块RAM内存。
表12：
块RAM端口长宽比
宽度
1
2
4
8
16
深度
4096
2048
1024
512
256
地址总线
ADDR<11 ： 0>
ADDR<10 ： 0>
ADDR<9 ： 0>
ADDR<8 ： 0>
ADDR<7 ： 0>
数据总线
DATA<0>
DATA<1 ： 0>
DATA<3 ： 0>
Data<7 ： 0>
DATA<15 ： 0>
数据输出总线-DO [A | B] < ＃ ： 0>
出数据总线反映了存储单元的内容
由地址总线引用的最后一个活动时钟边沿。
在写操作期间，数据从总线反映了数据
在总线上。该总线的宽度等于口的宽度。
允许宽度出现在
表12 。
反相控制引脚
四个控制引脚（ CLK ， EN ，我们和RST）为每个端口
有独立的控制反转的配置
选项。
地址映射
每个端口可以访问相同的组4096的存储单元的
使用的寻址方案依赖的宽度
端口。物理RAM地址为特定
宽度在下面的式（描述的兴趣仅
当两个端口都使用不同纵横比） 。
开始= （ [ ADDR
PORT
+ 1 ] *宽
PORT
) – 1
结束= ADDR
PORT
*宽度
PORT
表13
显示低位地址映射为每个端口
宽度。
表13：
端口地址映射
PORT
WIDT
h
1
2
4
8
16
PORT
地址
4095... 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0
5 4 3 2 1 0 9 8 7 6 5 4 3 2 1 0
2047...
1023...
511...
255...
07
03
01
00
06
05
02
04
03
01
00
02
01
00
00
时钟CLK [A | B]
每个端口都具有独立的时钟引脚完全同步。
所有的端口输入引脚都设置时间参考端口
CLK引脚。数据输出总线的时钟到输出时间
参考CLK引脚。
启用- CN [ A | B]
使能引脚影响的读，写和复位功能
的端口。端口与非活动使能引脚保持输出
在以前的状态管脚和不写数据到
存储器单元。
写使能-WE [A | B]
激活写使能引脚允许端口写入
存储器单元。数据输入时的活性，其内容
总线写入到RAM中的地址所指向的
地址总线，和所述新的数据也反映了数据出
总线。当无效时，一个读操作发生，且
由地址总线所引用的存储器单元的内容
反映出来的数据总线。
DS001-2 （ V2.8 ） 2008年6月13日
产品speci fi cation
www.xilinx.com
4模块2
33
