ISL97674
寄存器0x0B
PLL控制寄存器
PLLDivBy4 PLLDivide6 PLLDivide5 PLLDivide4 PLLDivide3 PLLDivide2 PLLDivide1 PLLDivide0
7位（ R / W）
6位（ R / W）
第5位（ R / W）
第4位（ R / W）
第3位（ R / W）
2位（ R / W）
1位（ R / W）
0位（ R / W）
位分配
PLLDivBy4
PLLDivide[6..0]
位字段定义
PLL的输入频率范围控制位。
控制PLL分频设置：
如果PLLDivBy4 = 0时，频率（ PWM） =频率（垂直同步）*（1 + PLLDivide ）/ 5
如果PLLDivBy4 = 1，频率（ PWM） = 4 *频率（垂直同步）*（1 + PLLDivide ） / 5
锁相环控制寄存器图38.说明
移相控制寄存器（ 0x0A的）
移相控制寄存器是用来设置相
各通道之间的延时。当位7被设置为高，则
相位延迟是由信道的激活数设置
和PWM频率。延迟时间是由定义
公式12 ：
t
延迟
=
(
t
FPWM
N
)
（当量12）的
组件选择
根据电感伏秒平衡
原则上，电感电流的过程中的变化
开关稳压器在时间等于变化
在开关稳压器关闭时间电感电流。
因为跨越电感器的电压为：
V
L
=
L
× ΔI
L
Δt
（当量16）
其中，N为信道数使能，和叔
FPWM
is
在PWM周期的周期。当位7被设置为低，则
相位延迟是由位6为0，并将PWM频率设定。
的延迟时间被定义为公式13 ：
t
延迟
=
(
PS
＆ LT ;
6
,
0
＆ GT ;
xt
FPWM
(
255
) )
（当量13）的
和
ΔI
L
@亮=
ΔI
L
@关，因此：
(
V
I
–
0
)
L
×
D
×
t
S
=
(
V
O
–
V
D
–
V
I
)
L
× (
1
–
D
) ×
t
S
（当量17）
其中PS是从0到127 ，而t为整数
FPWM
为
周期PWM周期。默认情况下，所有的寄存器位
被设置为低，从而设置每个信道之间的零延迟。
需要注意的是，用户不应该编程寄存器
给PWM周期的延迟的多个周期
之间的第一个和最后一个使能的通道。
其中D是由定义的开关信号的占空比
开启时间比开关周期。 V
D
是肖特基
二极管的正向电压是可以忽略不计
逼近。
重新排列的条款不占V
D
给
分别作为所述升压比和占空比
方程18和19 ：
V
O
V
I
=
1
(
1
–
D
)
D
=
(
V
O
–
V
I
)
V
O
（当量18）的
（当量19）的
PLL控制寄存器（ 0x0B中）
PLL控制寄存器是用来设置PLL 。该
由PLL产生的PWM频率由下式定义
公式14 ：
(
PLLDIV
+
1
)
-
f
PWM
=
f
VSYNC
x
------------------------------------
5
（当量14）的
输入电容
开关稳压器需要输入电容来提供
峰充电电流和减少的阻抗
输入电源。这减少之间的相互作用
稳压器和输入电源，从而提高系统
稳定。的循环导致的高开关频率
几乎所有的纹波电流流入输入电容
必须相应地分级。
电容具有低内部串联电阻应
选择以最小化加热效果，提高系统
效率，如X5R或X7R陶瓷电容器，其
提供小尺寸和温度的一个较低的值，并
电压系数相对于其他的陶瓷电容器。
在升压模式中，输入电流连续流入
电感器; AC纹波分量是只正比于
电感充电的速率，因此较小的值输入
电容器可以被使用。所以建议一个输入
至少10μF的电容器使用。确保电压
FN7634.0
2010年6月25日
其中， PLLDIVBY4 = 0
(
PLLDIV
+
1
)
-
f
PWM
=
4xf
VSYNC
x
------------------------------------
5
（当量15）
其中， PLLDIVBY4 = 1
其中f
VSYNC
是输入信号的频率
PLLDIV是从0到127的整数。对于接收的
频率低于40Hz时，该PLLDIVBY4位应为
置高。默认设置此寄存器为0x10 ，
它给出了204赫兹的产生PWM频率与
60赫兹的输入帧速率。
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